Mikroarchitektur

Der Begriff Mikroarchitektur bezeichnet das Konzept, Design und die Implementierung eines bestimmten Befehlssatzes und Logik für einen Mikroprozessor (Recheneinheit) als Teil eines Computersystems. Eine Mikroarchitektur ist damit eine Rechnerarchitektur, die sich auf spezifische Details konzentriert, wie die Rechen- und Steuereinheit und Datenpfaden. Beispielsweise gibt es auch Mikroarchitekturen für Halbleiterspeicher.<ref>{{#invoke:Vorlage:Literatur|f}}</ref> Das Design oder der Entwurf einer Mikroarchitektur findet mittels Hardwarebeschreibungssprachen u. a. Werkzeugen aus der Electronic Design Automation (EDA) statt.

Beschreibung

Eine Mikroarchitektur beschreibt:

1. die Rechnerstruktur, also den Aufbau eines Rechners aus Funktionseinheiten (z. B. die ALU, Register) und deren Verbindungstruktur (z. B. durch Busse),
2. sowie die Rechnerorganisation<ref>{{#invoke:Vorlage:Literatur|f}}</ref>, d. h. die Organisation des Zusammenwirkens der Funktionseinheiten, so dass Arbeitsabläufe entstehen, welche Befehle ausführen.

Ein Mikroarchitektur bezieht sich nicht auf die physikalische (Integrierter Schaltkreis) und fertigungstechnische Realisierung (Verfahren der Halbleiter- bzw. Mikroelektronik) einer Recheneinheit.

Rechnerstruktur

Die Rechnerstruktur beinhaltet alle Funktionseinheiten und deren Verbindungsstruktur. Ein Beispiel für eine einfache Rechnerstruktur stellen die Komponenten des Von-Neumann-Rechners dar.<ref>{{#invoke:Vorlage:Literatur|f}}</ref><ref>{{#invoke:Vorlage:Literatur|f}}</ref><ref>{{#invoke:Vorlage:Literatur|f}}</ref>

Rechnerorganisation

Die Rechnerorganisation ist die Organisation des Zusammenwirkens aller Funktionseinheiten, so dass Arbeitsabläufe entstehen, welche die Befehle des Befehlssatzes ausführen. Die Rechnerorganisation wird durch das Leitwerk realisiert. Wesentliche Funktionseinheiten des Leitwerks sind dabei:

1. Das Befehlszähler-Register, es enthält die (Arbeits-)Speicheradresse des aktuell ausgeführten Befehls
2. Der Befehlsdecoder:
   1. Bei RISC-Architekturen besteht dieser aus Schaltnetzen.
   2. Bei CISC-Architekturen werden die Befehle vom Befehlsdecoder in einen oder mehrere Mikrobefehle (oder auch Mikrooperationen) übersetzt. Diese Mikrobefehle werden in der Warteschlangeneinheit<ref>{{#invoke:Vorlage:Literatur|f}}</ref> gespeichert. Die Warteschlangeneinheit beinhaltet einen L0-Cache (die Warteschlange) und das Mikroprogrammsteuerwerk. Die Mikrobefehle des Mikrocodes sind RISC ähnlich.

RISC-Architekturen verwenden eine sogenannte Operationensteuerung, welche aus endlichen Automaten besteht. CISC-Architekturen verwenden ein Mikroprogrammsteuerwerk, welches auch aus endlichen Automaten besteht. Aufgabe beider Einheiten ist es Befehle (Befehle des Befehlssatzes bei RISC, Mikrobefehle aus der Warteschlangeneinheit bei CISC) in Steuersignale für die Funktionseinheiten zu überführen. Hier wird auch, falls vorhanden, das dynamische Scheduling der Befehle realisiert.

Merkmale

Bei der Optimierung auf verschiedene Leistungsziele müssen die auszuführenden Programme, der Befehlssatz, die Mikroarchitektur, die Fertigung und deren Zusammenspiel berücksichtigt werden. Trotz dieses Themenkomplexes gibt es Leistungseigenschaften, die alleine von der Mikroarchitektur abhängen. Beispiele sind:

Skalarität

Sie legt fest, wie viele Befehle des Befehlssatzes ein Prozessorkern maximal pro Taktzyklus abarbeiten kann. Man unterscheidet:

1. nicht skalare Prozessoren, die kein Pipelining benutzen. Diese Rechner arbeiten in jedem Fall weniger als einen Maschinenbefehl pro Taktzyklus ab.
2. skalare Prozessoren, die Pipelining benutzen. Diese Rechner arbeiten im Optimalfall genau einen Befehl pro Taktzyklus ab.
3. superskalare Prozessoren, die weiterentwickeltes Pipelining benutzen. Sie arbeiten im Optimalfall mehr als einen Befehl pro Taktzyklus ab. Die Prozessoren aller modernen Desktoprechner (2018) sind superskalar.

Cache

Zur Beschleunigung der Ausführung von Maschinenbefehlen werden ein oder mehrere Caches genutzt. Caches sind notwendig, um die mittlerweile 2 Größenordnungen an Geschwindigkeitsunterschied zwischen Prozessorkernen (0,2–0,8 ns/Takt) und Hauptspeicher (45–70 ns) abfangen zu können und um mehrere Kerne innerhalb einer CPU zu ermöglichen. Mittlerweile sind mindestens 2 Cache-Level (ARM) üblich, bei Intel/AMD sind 3 Cache-Level üblich. Zur Wahrung der Konsistenz der Caches bei Mehrkernprozessoren werden zusätzlich Cache-Kohärenz-Protokolle verwendet.

Parallelisierung

Es werden Mehrkernrechner, Mehrprozessorsysteme und Parallelrechner zur gleichzeitigen Abarbeitung mehrerer sequentieller Programme genutzt. Auch unterstützen moderne Rechner paralleles Rechnen auf einem Kern durch Erweiterungen in der Befehlssatzarchitektur, wie Multi Media Extension (MME). Es gibt jedoch Grenzen, wie weit eine Anwendung parallelisiert werden kann, siehe auch Amdahls oder Gustafsons Gesetz.

Literatur

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Weblinks

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Einzelnachweise

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