Layout Versus Schematic
{{Modul:Vorlage:lang}} Modul:Multilingual:153: attempt to index field 'data' (a nil value) (LVS) ist ein Schritt bei der Layoutverifikation von integrierten Schaltkreisen. Er dient dazu, die Übereinstimmung des erzeugten Layouts mit der ursprünglichen Schaltung ({{Modul:Vorlage:lang}} Modul:Multilingual:153: attempt to index field 'data' (a nil value)) sicherzustellen. Dabei erfolgt ein Netzlistenvergleich, bei dem die zum Layoutentwurf benutzte originale Netzliste mit einer ausschließlich aus dem Schaltungslayout extrahierten Netzliste verglichen wird.
Die Extraktion der Netzliste aus dem Layout erfolgt unter Nutzung eines Extraktionsfiles. Darin sind elementare Layoutstrukturen definiert, die beispielsweise Transistoren und Vias ({{Modul:Vorlage:lang}} Modul:Multilingual:153: attempt to index field 'data' (a nil value), elektrische Verbindung zwischen zwei Leiterbahnebenen) abbilden, da deren Erkennung zur Netzlistengenerierung notwendig ist. Damit lassen sich die geometrischen Strukturen des Layouts daraufhin untersuchen, welche funktionalen Einheiten (Bauelemente und Verbindungsstrukturen) sie realisieren. Diese Informationen erlauben das Erzeugen einer Netzliste ausschließlich aus dem Schaltungslayout.
Siehe auch
Literatur
- Vorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/Name: Grundlagen des Layoutentwurfs elektronischer Schaltungen. Hrsg.: Vorlage:Cite book/NameVorlage:Cite book/NameVorlage:Cite book/Name. Springer, Vorlage:Cite book/Date, ISBN 978-3-03115767-7, [ ], doi:10.1007/978-3-031-15768-4 (Vorlage:Cite book/URL [abgerufen am -05-]).Vorlage:Cite book/URLVorlage:Cite book/Meldung2Vorlage:Cite book/MeldungVorlage:Cite book/MeldungVorlage:Cite book/MeldungVorlage:Cite book/MeldungVorlage:Cite book/MeldungVorlage:Cite book/MeldungVorlage:Cite book/MeldungVorlage:Cite book/Meldung