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'''Verilog''', standardisiert als '''IEEE 1364''', ist eine [[Hardwarebeschreibungssprache]], die für die Modellierung mikroelektronischer Systeme ([[Integrationsgrad|VLSI]]) verwendet wird.<ref>{{Literatur |Autor=Brock J. LaMeres |Titel=Introduction to Logic Circuits & Logic Design with Verilog |Verlag=Springer International Publishing |Ort=Cham |Datum=2019 |Sprache=en |ISBN=978-3-030-13604-8 |DOI=10.1007/978-3-030-13605-5 |Online=https://link.springer.com/10.1007/978-3-030-13605-5 |Abruf=2022-12-29}}</ref> '''Verilog''' ist neben [[Very High Speed Integrated Circuit Hardware Description Language|VHDL]] die weltweit meistgenutzte Hardwarebeschreibungssprache zum Entwerfen von Computerchips ([[Anwendungsspezifische integrierte Schaltung|ASICs]], [[Field Programmable Gate Array|FPGAs]]).

== Geschichte ==
Verilog wurde 1983/84 von [[Phil Moorby]] bei ''Gateway Design Automation'' ursprünglich als [[Schaltungssimulation|Simulationssprache]] entworfen. Der zweite wichtige Einsatzbereich ist die [[Synthese (Elektrotechnik)|Synthese]] digitaler Schaltungen. Gateway Design Automation wurde 1990 von [[Cadence Design Systems]] aufgekauft. Cadence war nun Besitzer der Rechte an Verilog und des Logiksimulators Verilog-XL.

Parallel zu Verilog wurde die Beschreibungssprache VHDL immer populärer, und Cadence entschied 1995, Verilog in einen freien Standard umzuwandeln, verwaltet von der Organisation Open Verilog International (OVI, auch bekannt als Accellera). Verilog wurde beim [[Institute of Electrical and Electronics Engineers|IEEE]] eingereicht und im selben Jahr als IEEE Standard 1364–1995 (Verilog-95) verabschiedet.

Durch Zusammenführen von Verilog-A (Modellierungssprache für analoge Schaltungen) und Verilog zu Verilog-AMS steht seit 1998 (erste Version) auch eine relativ leistungsfähige Sprache für Analog/Mixed-Signal-Designs zur Verfügung. Für den Analogbereich stehen jedoch keine Synthese-Tools zur Verfügung. Für den Digitalbereich lieferte Synopsys bereits 1988 ein Synthese-Werkzeug für Verilog aus.

Aufgrund von Einschränkungen, die von den Nutzern bemängelt wurden, veröffentlichte die IEEE im Jahr 2001 eine Erweiterung des Standards unter der Bezeichnung IEEE Standard 1364–2001, bekannt als Verilog 2001.

Im Juni 2002 erschien [[SystemVerilog]] 3.0, eine Erweiterung für den IEEE Standard 1364–2001. Mit SystemVerilog war es nun möglich, Hardware nicht nur zu beschreiben, sondern auch elegant zu verifizieren. Verilog wurde somit durch SystemVerilog zur ersten Hardware-Beschreibungs- und Verifikationssprache ({{enS|[[Hardware Description and Verification Language]]}}, kurz [[HDVL]] genannt). Auch in den letzten Jahren wurden ständig Spracherweiterungen vorgenommen.

== Funktionsweise ==
Verilog erlaubt es, [[Hardware]] (z. B. [[Integrierter Schaltkreis|ICs]]) auf einer höheren Abstraktionsebene zu beschreiben, als es mit einem Schematic-Entry-Programm möglich wäre. Die Architektur, das Verhalten und niedrigere Abstraktionslevel auf [[Logikgatter|Gatterebene]] können beschrieben werden.

'''Beispiel für ein [[Und-Gatter]] (''and gate'')'''
<syntaxhighlight lang="verilog">
// Dies ist ein Verilog HDL Kommentar

// Deklaration der Variablen als einfache Leitung
wire result, a, b;

// Es gibt 3 Varianten, um ein (bitweises) UND-Gatter zu beschreiben
// Möglichkeit 1
assign result = a & b; // kontinuierliche Zuweisung

// Möglichkeit 2
and instanzname(result,a,b); // Instanzierung eines vorhandenen Moduls (hier ein eingebautes primitive)

// Möglichkeit 3
always@(a or b) // Verhaltensbeschreibung
//reagiert auf jede Änderung von a oder b (Bei kombinatorischer Logik)
begin
result = a & b;
end

always@(a or b) // alternative Verhaltensbeschreibung
//reagiert auf jede Änderung von a oder b (Bei kombinatorischer Logik)
begin
if (a) then result = b;
else result = 1'b0;
end
</syntaxhighlight>

'''Beispiel für eine Verhaltensbeschreibung eines [[Flipflop]]s (synthetisierbar)'''
<syntaxhighlight lang="verilog">
// Deklarationen
reg register_value; // als Register oder Speichervariable
wire reset, clock, set, en, datain; // als Leitung

// Flipflop mit asynchronem Rücksetzen, synchronem Setzen und synchronem Enable
always @(posedge clock or negedge reset)
begin
// Register reagiert auf positive clock-Flanke oder fallende reset-Flanke.
if (!reset) //asynchrones Rücksetzen, wenn reset = LOW
register_value <= 1'b0;
else if (set) // synchrones Setzen, wenn set = HIGH
register_value <= 1'b1;
else if (en) // synchrones Übernehmen des Wertes von datain, wenn en = HIGH
register_value <= datain;
end
</syntaxhighlight>

Neben den Beschreibungsmöglichkeiten für Hardware bietet Verilog auch Merkmale aus anderen Sprachen, die z. B. für das Debugging oder für die Bereitstellung einer Testumgebung genutzt werden können. So ist es beispielsweise möglich, Textmeldungen auszugeben.
<syntaxhighlight lang="verilog">
module hello; // Module Deklaration mit dem Schlüsselwort "module" <name>;
initial $display (“Hallo Welt“); // Einmalig ausführen, $display ist vergleichbar mit printf in C
endmodule // Module ende Deklaration mit dem Schlüsselwort endmodule
</syntaxhighlight>

== Literatur ==
{{Siehe auch|Entwurf integrierter Schaltungen|Mikroelektronik}}

== Weblinks ==
{{Wikibooks|Programmable Logic/Verilog|Programmable Logic/Verilog|lang=en}}
* [https://www.mikrocontroller.net/articles/Verilog Verilog Tutorial] bei Mikrocontroller.net
* [http://iverilog.icarus.com/ Icarus Verilog] von [http://stevewilliams.icarus.com/ Stephen Williams]
* [https://bleyer.org/icarus/ Icarus Verilog for Windows] von Pablo Bleyer Kocik
* [https://www.fpga4student.com/2017/08/verilog-vs-vhdl-explain-by-example.html Verilog vs VHDL: Explain by Examples] (englisch)

== Einzelnachweise ==
<references />
{{Navigationsleiste programmierbare Logik}}

[[Kategorie:Beschreibungssprache]]
[[Kategorie:Programmierbare Logik]]
[[Kategorie:Digitaltechnik]]

Verilog - Versionsgeschichte

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