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'''Scan Test''' bezeichnet bei digitalen Schaltungen ein Verfahren zum Testen auf fertigungsbedingte Schäden.

Um Fehler in digitalen [[Integrierte Schaltung|integrierten Schaltungen]] zu finden, schlugen Kobayashi et al. in Japan 1968 vor, zum Testen in einem speziellen „Test-Mode“ sämtliche im Entwurf verwendeten ([[Synchroner Schaltkreis|synchron getakteten]]) [[Flipflops]] zu einem ''Scan-Path'' (deutsch: Scan-Pfad) hintereinander zu schalten.<ref>{{Literatur | Autor=T. Kobayashi, T. Matsue, and H. Shiba | Titel=Flip-Flop Circuit with FLT Capability | Sammelwerk=Proc.IECEO Conference |Datum=1968 | Seiten=962 |Sprache=en}}</ref> Das erste und letzte Flip-Flop sind mit einem speziellen Ein- bzw. Ausgang in die Schaltung verbunden. Mit einer Modus-Steuerung kann jetzt zwischen einem ''Shift-Betrieb'' und einem ''Normalbetrieb'' umgeschaltet werden. Im Shift-Betrieb können bestimmte Testmuster in die Schaltung hineingeschoben und ausgelesen werden. Danach kann z. B. ein Takt im Normalbetrieb laufen, um anschließend das Ergebnis im Shift-Betrieb auszulesen. Bei gegebenem Eingangsbitmuster wird ein bestimmtes Ausgangsbitmuster erwartet. Dieser Vorgang wird so oft wiederholt, bis mit den eingespielten [[Entwurfsmuster|Pattern]] ein vorher bestimmter größtmöglicher Anteil der Logik getestet, d. h., eine möglichst hohe [[Testabdeckung]] erreicht worden ist. Wird bei einem Test nicht das erwartete Ausgangsmuster ausgegeben, wird ein struktureller Fehler angenommen, der zum Aussortieren der Schaltung führt.

Sämtliche Elemente dieses Testverfahrens, das Erzeugen der Hintereinanderschaltung (''scan chain'') und die Generierung von Eingangsmustern zum Einspeisen und Ausgangsmuster für den Vergleich werden von Software-Werkzeugen übernommen, meist im Rahmen der [[Synthesetool|Synthese]] und ATPG (''automatic test pattern generation''). Hiermit kann eine [[Fehler in elektronischen Schaltungen|Fehler]]-Testabdeckung von nahezu 100 % erreicht werden.<ref>{{Internetquelle |autor=Oliver Schrape |url=https://publishup.uni-potsdam.de/opus4-ubp/frontdoor/deliver/index/docId/58932/file/schrape_diss.pdf |titel=Methodology for Standard Cell-based Design and Implementation of Reliable and Robust Hardware Systems |werk=Dissertation |hrsg=[[Universität Potsdam]] |datum=2023-02-17 |seiten=21 |format=PDF |sprache=en |abruf=2025-03-28}}</ref>

Die Vorschläge von Kobayashi et al. wurden 1975 von S. Funatsu et al. veröffentlicht und bei [[NEC Corporation|NEC]] implementiert.<ref>{{Literatur | Autor=S. Funatsu, N. Wakatsuki, T. Arima | Titel=Test Generation Systems in Japan | Sammelwerk=Proc. Design Automation Conf. |Datum=1975 |Seiten=114-122 |Sprache=en}}</ref><ref>{{Internetquelle |autor=Cheng-Wen Wu |url=https://citeseerx.ist.psu.edu/document?repid=rep1&type=pdf&doi=0867d5696541661bacab05ae8dcbaa77a33b1400 |titel=Chapter 7 Design for Testability |hrsg=Lab for Reliable Computing (LaRC), EE, NTHU |datum=2002 |seiten=7-7 |sprache=en |abruf=2025-03-28}}</ref> Über die [[Joint Test Action Group|JTAG]] flossen die Ideen über den [[Boundary Scan Test]] ab 1990 in den [[Institute of Electrical and Electronics Engineers|IEEE]]-Standard 1149.1 ein.<ref>{{Internetquelle |url=https://www.ti.com/lit/an/ssya002c/ssya002c.pdf |titel=IEEE Standard 1149.1 (JTAG) Testability |titelerg=Primer |hrsg=[[Texas Instruments]] |datum=1997 |format=PDF |sprache=en |abruf=2025-03-27}}</ref>

== Siehe auch ==
*[[Boundary Scan Test]]

== Einzelnachweise ==
<references />

[[Kategorie:Mikroelektronik]]
[[Kategorie:Elektrische Messtechnik]]

Scan Test - Versionsgeschichte

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