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{{QS-Informatik|Vollprogramm --[[Benutzer:Crazy1880|Crazy1880]] 11:24, 6. Jun. 2009 (CEST)|Knacknüsse=Ja}}

Der '''PowerPC e200''' ist ein 32-Bit-[[Reduced Instruction Set Computer|RISC]]-[[Prozessor]]kern aus der [[PowerPC]]-Familie. Er wurde von [[Freescale Semiconductor|Freescale]] hauptsächlich für automobile und industrielle Systeme konzipiert.<ref>{{Internetquelle | url=https://www.nxp.com/files-static/32bit/doc/white_paper/E200CORELCNWP.pdf | titel=Freescale’s e200 Core FamilyBuilt on Power Architecture Technology | sprache=en |seiten=2| zugriff=2019-04-28}}</ref>
Bei dem PowerPC e200 handelt es sich um einen [[System-on-a-Chip|SoC]] mit einer Geschwindigkeit von bis zu 600 MHz. Er eignet sich deshalb für [[Embedded-PC|embedded]] Anwendungen.<ref name="MPC5500FACT">{{Internetquelle | url=https://www.nxp.com/docs/en/fact-sheet/MPC5500FACT.pdf | titel=MPC5500 Family | sprache=en | zugriff=2019-04-28}}</ref>

Der e200 ist von der [[MPC5xx]] Familie abgeleitet und verwendet die [[Power ISA v.2.03]] und die ältere [[Book E]] Spezifikationen. Die e200 SoCs folgen dem MPC55xx und MPC56xx/JPC56x Namensschema.<ref name="MPC5500FACT"/>

Ab April 2007 öffnete Freescale und IPextreme das Design des e200 für Lizenzierungszwecke und Fertigungen durch andere Unternehmen.<ref>{{Webarchiv | url=http://media.freescale.com/phoenix.zhtml?c=196520&p=irol-newsArticle&ID=980372 | wayback=20071024085738 | text=Freescale: News Release}}</ref>

Freescale und die [[Continental AG]] entwickeln einen Triple-Core e200 für elektronisch unterstützte Bremssysteme in Automobilen.<ref>{{Internetquelle | url=https://www.businesswire.com/news/home/20071016005116/en/Freescale-Continental-Collaborate-Multi-Core-32-bit-Microcontroller-Electronic | titel=Freescale and Continental Collaborate on Multi-Core 32-bit Microcontroller for Electronic Braking Systems | sprache=en | datum=2007-11-16 | zugriff=2019-04-28}}</ref>

== Kerne ==
Die e200 Familie besteht aus sechs verschiedenen Kernen, beginnend bei sehr einfachen bis hin zu hochkomplexen Kernen für spezielle Anwendungen.

=== e200z0 ===
Der e200z0 ist die einfachste Variante des e200 Kerns. Er verfügt über einer 4-stufige nicht-[[superskalar]]e Befehls-Pipeline, die Instruktionen linear ([[In-Order-Ausführung]]) abarbeitet. Es ist keine [[Memory Management Unit|MMU]] oder [[FPU]] vorhanden. Der e200z0 nutzt die VLE Spezifikation (16 Bit Version der 32 Bit [[Book E]] Spezifikation) und erreicht dadurch eine bis zu 30 % höhere Codedichte. Als Bus kommt ein einkanaliger [[Advanced Microcontroller Bus Architecture|AMBA]] Bus zur Anwendung.<ref>{{Internetquelle | url=https://www.nxp.com/docs/en/reference-manual/e200z0RM.pdf | titel=e200z0 Power Architecture Core Reference Manual | sprache=en | zugriff=2019-04-28 | archiv-url=https://web.archive.org/web/20190428143144/https://www.nxp.com/docs/en/reference-manual/e200z0RM.pdf | archiv-datum=2019-04-28 | offline=ja | archiv-bot=2022-12-29 05:33:16 InternetArchiveBot }}</ref>

=== e200z1 ===
Der e200z1 verfügt über einer 4-stufige nicht-[[superskalar]]e Befehls-Pipeline mit einer Einheit für Sprungvorhersagen ([[branch prediction]]) und eine 8-Entry [[Memory Management Unit|MMU]]. Eine [[FPU]] ist nicht vorhanden. Der e200z1 kann alle 32 Bit Power ISA und VLE Befehle verarbeiten und benutzt einen zweikanaligen 32 Bit [[Advanced Microcontroller Bus Architecture|AMBA]] Bus.<ref>{{Internetquelle | url=https://www.nxp.com/docs/en/reference-manual/e200z1RM.pdf | titel=e200z1 Power Architecture Core Reference Manual | sprache=en | zugriff=2019-04-28}}</ref>

=== e200z3 ===
Der e200z3 ist ein e200z1 Kern erweitert um eine 16-Entry [[Memory Management Unit|MMU]] und einer [[SIMD]] fähigen [[FPU]]. Er kann ebenfalls alle Befehle der Power ISA und VLE Spezifikation nutzen verfügt aber im Gegensatz zum e200z1 einen zweikanaligen 64 Bit [[Advanced Microcontroller Bus Architecture|AMBA]] Bus.<ref>{{Internetquelle | url=https://www.nxp.com/docs/en/reference-manual/e200z3RM.pdf | titel=e200z3 Power Architecture Core Reference Manual | sprache=en | zugriff=2019-04-28 | archiv-url=https://web.archive.org/web/20190428143145/https://www.nxp.com/docs/en/reference-manual/e200z3RM.pdf | archiv-datum=2019-04-28 | offline=ja | archiv-bot=2022-12-29 05:33:16 InternetArchiveBot }}</ref>

=== e200z4 ===
Der e200z4 verfügt über eine 5-stufige 2-fach [[superskalar]]e Befehls-Pipeline mit einer Einheit für Sprungvorhersagen ([[branch prediction]]), eine 32-Entry [[Memory Management Unit|MMU]], eine [[SIMD]] fähige [[FPU]] und einen vereinten 16 KiB großen [[Cache#Prozessor-Cache|L1-Cache]] ([[Von-Neumann-Architektur]]). Er nutzt wie sein Vorgänger alle Befehle der Power ISA und der VLE Spezifikation und ist auch über einen zweikanaligen [[Advanced Microcontroller Bus Architecture|AMBA]] Bus angebunden.<ref>{{Internetquelle | url=https://www.nxp.com/docs/en/reference-manual/e200z4RM.pdf | titel=e200z4 Power Architecture Core Reference Manual | sprache=en | zugriff=2019-04-28 | archiv-url=https://web.archive.org/web/20190428143149/https://www.nxp.com/docs/en/reference-manual/e200z4RM.pdf | archiv-datum=2019-04-28 | offline=ja | archiv-bot=2022-12-29 05:33:16 InternetArchiveBot }}</ref>

=== e200z6 ===
Der e200z6 verfügt über einen 7-stufige nicht-[[superskalar]]e Befehls-Pipeline mit einer Einheit für Sprungvorhersagen ([[branch prediction]]), eine 32-Entry [[Memory Management Unit|MMU]], eine [[SIMD]] fähige [[FPU]] und einen vereinten 32 KiB großen [[Cache#Prozessor-Cache|L1-Cache]]. Er nutzt wie sein Vorgänger alle Befehle der Power ISA und der VLE Spezifikation und ist auch über einen zweikanaligen [[Advanced Microcontroller Bus Architecture|AMBA]] Bus angebunden.

=== e200z7 ===
Der e200z7 verfügt über einen 10-stufige 2-fach [[superskalar]]e Befehls-Pipeline mit einer Einheit für Sprungvorhersagen ([[branch prediction]]), eine 32-Entry [[Memory Management Unit|MMU]], eine [[SIMD]] fähige [[FPU]] und einen vereinten 32 KiB großen [[Cache#Prozessor-Cache|L1-Cache]]. Genau wie sein Vorgänger nutzt er alle Befehle der Power ISA und der VLE Spezifikation und ist ebenfalls über einen zweikanaligen [[Advanced Microcontroller Bus Architecture|AMBA]] Bus angebunden.

== Siehe auch ==
* [[PowerPC]]
* [[IBM Power|POWER Architektur]]

== Weblinks ==
* {{Webarchiv | url=http://www.freescale.com/webapp/sps/site/overview.jsp?nodeId=0162468rH3bTdG06C10325 | wayback=20071021004614 | text=Freescales MPC55xx Seite}}
* {{Webarchiv | url=http://www.ip-extreme.com/IP/power_e200.html | wayback=20070712100930 | text=e200 Core Family: Freescale Power Architecture IP}}
* [https://www.nxp.com/files-static/32bit/doc/white_paper/E200CORELCNWP.pdf Freescale’s e200 Core Family, Overview and Licensing Model, Whitepaper] (PDF; 327 kB)
* {{Webarchiv | url=http://www.power.org/devcon/07/Session_Downloads/PADC07_Pham_091407.pdf | wayback=20071213215412 | text=Multi-Core Design: Key Challenges and Opportunities – Power.org (PDF; 1,65 MB)}}

== Einzelnachweise ==
<references />

{{Navigationsleiste Freescale-Produkte}}

[[Kategorie:Motorola-Prozessor]]
[[Kategorie:Power-Architektur]]

PowerPC e200 - Versionsgeschichte

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