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2026-04-21T17:31:05Z

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[[Datei:Toshiba TC86R4400MC-200 9636YJA top.jpg|mini|MIPS R4400-Prozessor von [[Toshiba]]]]
[[Datei:MIPS R3000A die.JPG|mini|Prozessorkern (Die)-Foto eines MIPS R3000A auf einem [[Wafer]]]]
[[Datei:MIPS R4000 die.JPG|mini|Prozessorkern (Die)-Foto eines MIPS R4000 auf einem Wafer]]
Die '''MIPS-Architektur''' ({{enS|'''M'''icroprocessor without '''i'''nterlocked '''p'''ipeline '''s'''tages}}; {{deS}} etwa „Mikroprozessor ohne verschränkte Pipeline-Stufen“) ist eine [[Befehlssatzarchitektur]] im [[Reduced Instruction Set Computing|RISC]]-Format.

== Geschichte ==
Die MIPS-Architektur wurde ab 1981 von [[John L. Hennessy]] und seinen Mitarbeitern an der [[Stanford University|Stanford-Universität]] entwickelt. Die Weiterentwicklung erfolgte ab 1984 bei der neugegründeten Firma MIPS Computer Systems Inc., heute [[MIPS Technologies]].

MIPS war ursprünglich eine 32-Bit-Architektur, die 64-Bit-Erweiterung folgte 1991 und wurde mit dem R4000-Prozessor eingeführt. Viele RISC-Architekturen aus dieser Zeit beeinflussten sich gegenseitig, hierzu gehören [[Sun SPARC]], DECs [[Alpha-Prozessor]] und Hewlett-Packards [[PA-RISC]]. Die MIPS-Architektur nutzt das Register/Register-Ausführungsmodell.<ref>{{Internetquelle |url=http://tams.informatik.uni-hamburg.de/applets/hades/webdemos/mips.html |titel=MIPS architecture overview |abruf=2012-05-27}}</ref>

Ab Februar 2013 wurde die MIPS-Architektur vom britischen Unternehmen [[Imagination Technologies]] weiterentwickelt und vermarktet. 2017 wurde die MIPS-Sparte, gemeinsam mit der [[PowerVR]]-Sparte, an das chinesische Investmentunternehmen [[Canyon Bridge Capital Partners]] verkauft<ref name="heiseonline_3221333">{{Heise online |ID=3221333 |Titel=Imagination Technologies an chinesische Investorengruppe verkauft |Autor=Benjamin Kraft |Datum=2017-09-24 |Abruf=2018-06-17}}</ref> und gehörte danach [[Tallwood Venture Capital]]. Ab 2018 gehörte die MIPS-Architektur dem 2010 gegründeten auf [[Künstliche Intelligenz|KI]] spezialisierten [[Start-up-Unternehmen]] Wave Computing, das mit der Übernahme die Entwicklung von KI und [[Deep Learning]] durch die Kombination beider Technologien weiter voranbringen wollte.<ref name="heiseonline_4080057">{{Heise online |ID=4080057 |Titel=KI-Spezialist Wave Computing kauft MIPS |Autor=Bernd Mewes |Datum=2018-06-16 |Abruf=2018-06-17}}</ref> Ende 2018 wurde dazu die ''MIPS Open Initiative'' ins Leben gerufen und angekündigt, die MIPS-Architektur Anfang 2019 unter eine [[Open Source|Open-Source]]-Lizenz zu stellen.<ref name="heiseonline_4255114">{{Heise online |ID=4255114 |Titel=Prozessor-Architektur: MIPS wird Open Source |Autor=Alexandra Kleijn |Datum=2018-12-18 |Abruf=2018-12-18 |Zitat=Die Architektur der MIPS-CPU soll Anfang 2019 unter eine Open-Source-Lizenz kommen und im Rahmen der Initiative MIPS Open weiterentwickelt werden.}}</ref>

Aus einem Insolvenzverfahren im Jahr 2020 ging Wave Computing 2021 wieder unter dem Namen des vorher übernommenen Unternehmen MIPS hervor. Gleichzeitig stellte man die Entwicklung um auf die [[RISC-V]]-Architektur und trat der [[Non-Profit-Organisation]] ''RISC-V International'' bei. Inwieweit die eigenen MIPS-Architektur weiter unterstützt wird, ist nicht ganz klar.<ref>{{Internetquelle |autor=Jim Turley |url=https://www.eejournal.com/article/wait-what-mips-becomes-risc-v/ |titel=Wait, What? MIPS Becomes RISC-V |titelerg=Classic CPU Company Exits Bankruptcy, Throws in the Towel |hrsg=[[EE-Journal]] |datum=2021-03-08 |sprache=en |abruf=2024-10-27}}</ref> Das Unternehmen unterstützt heute verschiedene [[Open-Source-Hardware|Open-Source-Architekturen]].<ref>{{Internetquelle |url=https://mips.com/company/ |titel=Company |hrsg=MIPS |sprache=en |abruf=2024-10-27}}</ref>

== Verwendung ==
MIPS-Prozessoren wurden von [[Silicon Graphics]] in [[Unix]]-[[Workstation]]s (z. B. [[SGI Indigo]]) und Unix-[[Server]]n (z. B. SGI [[Origin2000]]) eingesetzt. Früher boten auch andere Workstation-Hersteller wie z. B. die [[Digital Equipment Corporation]] (DEC) Maschinen mit MIPS-Prozessoren an, so z. B. die [[DECstation]]-Familie (2100, 3100, 5000) und die [[DECsystem]] unter dem Betriebssystem [[Ultrix]]. [[Siemens]] bzw. [[Siemens Nixdorf|SNI]] bestückten ihre Server der RM-Serie mit MIPS-Prozessoren der R4000-, R5000- und R10000-Familie, Sun verwendete Prozessoren der R5000-Familie in mehreren Servermodellen der Cobalt Qube- und RaQ-Reihe. Es gab Versuche, MIPS-Prozessoren mit Hilfe der [[Emittergekoppelte Logik|ECL-Technik]] zu beschleunigen. Man verwendete dazu den Typ R6000, letztlich eine [[Emittergekoppelte Logik|ECL]]-Variante des R3000. Dieser Prozessortyp wurde in Computern des Typs CDC 4680 der Firma [[Control Data Corporation]] eingesetzt.

In den frühen 1990er Jahren begann MIPS Computer Systems Inc., ihre Mikroprozessordesigns an Dritte zu [[lizenz]]ieren. Ab Mitte der 1990er Jahre gelangte die MIPS-Architektur so in die [[Spielkonsole|Videospielkonsolen]] [[Nintendo 64]] (1996), [[PlayStation]] (1994), [[PlayStation 2]] (2000) und [[PlayStation Portable]] (2004).

CPUs mit MIPS-Architektur werden bis heute häufig bei der Konstruktion von z. B. [[Router|Netzwerkroutern]], Kraftfahrzeug-[[Navigationssystem]]en, [[Digitalreceiver]]n, [[Set-Top-Box]]en und [[Digitale Spiegelreflexkamera|Digitalen Spiegelreflexkameras]] [[Eingebettetes System|eingebettet]]. Der Einsatz der MIPS-basierten Prozessorkerne innerhalb dieser Geräteklassen erfolgt im Rahmen von [[Ein-Chip-System]]en (SoCs). Imagination Technologies bietet den Herstellern hierfür sowohl fertige [[IP-Core]]s als auch eine Architekturlizenz an.

Für die Entwicklung der MIPS-kompatiblen [[Loongson]]-CPU erwarb das Institute of Computing Technology (ICT) der [[Chinesische Akademie der Wissenschaften|Chinesischen Akademie der Wissenschaften]] im Jahr 2009 eine Architekturlizenz.<ref>Andreas Stiller: [http://heise.de/-1102725 ''Prozessorgeflüster – Von MIPS und MIPS''] In: ''[[c’t|c’t – magazin für computertechnik]]'', 9. Oktober 2010.</ref> Das Modell Loongson 3B bildet die Mikroprozessorbasis für den chinesischen [[Supercomputer]] Dawning 6000.

== Funktion ==
[[Datei:KL Orion R4600.jpg|mini|[[Integrated Device Technology|IDT]] Orion R4600.]]

Ein Befehl in diesen Prozessoren wird in mehreren Stufen in einer [[Pipeline (Prozessor)|Pipeline]] abgearbeitet, so dass mehrere Befehle in unterschiedlichen Bearbeitungsschritten (etwa Befehl holen, Befehl dekodieren und Operanden holen, Befehl mit Operanden ausführen, Hauptspeicher lesen oder schreiben und das Ergebnis rückschreiben) gleichzeitig im Prozessor sein können. Falls ein nachfolgender Befehl auf das Ergebnis eines vorangehenden angewiesen ist, muss der nachfolgende Befehl eventuell angehalten werden, bis das Ergebnis zur Verfügung steht. Dies wird normalerweise durch Sperren (engl. „locks“, „stalls“) erreicht. Eine andere Möglichkeit der Verarbeitung solcher Datenhürden ist das sogenannte „Forwarding“, bei dem die für den folgenden Befehl benötigten Rechenergebnisse direkt nach Berechnung zum nächsten Befehl geleitet werden, statt den Wert im nächsten möglichen Zyklus aus einem Register zu holen.

Die MIPS-Architektur verzichtet auf solche Sperren und verlangt vom [[Assemblersprache]]nprogrammierer oder [[Compiler]] entsprechende Maßnahmen wie Umsortierung oder das Einfügen von [[Nulloperation]]en (NOP). Dadurch kann die Architektur einfach gehalten werden. Es hat sich aber gezeigt, dass der Maschinencode durch die einzufügenden NOP-Befehle derart aufgebläht wurde, dass die Trefferquote im später eingeführten Befehlscache reduziert wurde. Das führte wiederum zu Performance-Verlusten, die durch den ursprünglichen Verzicht auf Interlocking eigentlich vermieden werden sollten. Es wurden daher in den nachfolgenden MIPS-Versionen Maßnahmen implementiert, die einen Programmablauf ohne Berücksichtigung der Pipeline-Stufen ermöglichen. Die Abkürzung „MIPS“ hat seitdem ihre eigentliche Bedeutung verloren.

Ein weiterer Mechanismus, der zur Beschleunigung der MIPS-Architektur dient, ist das sogenannte Superpipelining. Im Gegensatz zu räumlich parallelen Architekturen (z. B. [[VLIW]]-Prozessoren) wird hier eine zeitliche Parallelität der Befehlsabarbeitung durch Unterteilung der Befehlspipeline in mehr Stufen erreicht. So entsteht eine feinere Unterteilung des Fließbandes. Die Stufen der Pipeline haben auf diese Weise eine kürzere Durchlaufzeit, und daher kann die Taktrate erhöht werden. Superpipelining wurde erstmals in den MIPS-R4000-Prozessoren implementiert.

== MIPS-Prozessoren ==
{| class="wikitable"
|+ MIPS-Mikroprozessor-Spezifikationen
|- class="hintergrundfarbe6" style="vertical-align:bottom; line-height:120%;"
! rowspan="2"| Modell  
! rowspan="2"| Takt- frequenz (MHz)
! rowspan="2"| Jahr  
! rowspan="2"| Her- stellungs- prozess (µm)
! rowspan="2"| Tran- sistor- anzahl (Mio.)
! rowspan="2"| [[Die (Halbleitertechnik)|Die]]- Größe (mm²)
! rowspan="2"| IO- Pins  
! rowspan="2"| max. Verlust- leistung (W)
! rowspan="2"| Betriebs- span- nung (V)
! colspan="3"| Cache ([[Byte|KiB]])
|- class="hintergrundfarbe6" style="vertical-align:middle; line-height:100%; height:20px;"
! D
! I
! S
|-
|R2000||{{0|00}}8,3…16,7||1985|| rowspan="2" |2,0|| rowspan="4" |0,11|| rowspan="2" |80||?||?||?|| rowspan="2" |32|| rowspan="4" |64|| rowspan="4"|—
|-
|R2000A||{{0}}12,5…16,7|| rowspan="2" |1988||?||?||?
|-
|R3000||{{0}}20…33|| rowspan="2" |1,2|| rowspan="2" |66,12|| rowspan="2" |145|| rowspan="2" |4||?|| rowspan="2" |64
|-
||R3000A||{{0}}25…40||1989||?
|-
||R4000||100||1991||1–0,8||1,35||213||179||15||5||{{0}}8||{{0}}8||1024
|-
||R4300||{{0}}93,75||1996||?||?||?||?||?||?||{{0}}?||{{0}}?||?
|-
||R4400||150…250||1992||0,6||2,3||186|| rowspan="2" |179||15|| rowspan="2" |5|| rowspan="2" |16|| rowspan="2" |16||1024
|-
||R4600||133||1994||0,64||2,2||77||4,6||{{0}}512
|-
||R5000||150…200||1996||0,35||3,7||84||223||10||3,3||32||32||1024
|-
||R7000||250…600||2000||0,13||?||?||304||2–3||3,3(io)/ 1,2(int)||16|| rowspan="2" |16||{{0}}256
|-
||R8000||{{0}}75…90||1994||0,5||2,6|| rowspan="2" |299||591|| rowspan="2" |30|| rowspan="2" |3,3||16||1M–8M
|-
||R10000||150…270||1995||0,35||6,8||599|| rowspan="5" |32|| rowspan="5" |32|| rowspan="5" |512–16M
|-
||R12000||300…400||1998||0,18–0,25||6,9|| rowspan="2" |204||600||20||2,3
|-
||R14000||500…600||2001||0,13||7,2||527||17|| rowspan="3" |1,5
|-
||R16000||700||2002|| rowspan="2" |0,11||?||?||?||20
|-
||R16000A||{{nowrap|800…1000}}||2004||?||?||?||?
|}

== Emulatoren ==
MIPS-Emulatoren wie [[QEMU]] und [[SPIM (Software)|SPIM]] sind Softwaretools, die das Verhalten und die Funktionalität eines MIPS-Prozessors oder -Systems nachahmen.<ref>[http://spimsimulator.sourceforge.net/#qtspim QtSpim]</ref>

== Siehe auch ==
* [[SPIM (Software)|SPIM]]
* [[MIPSel]]

== Literatur ==
* {{Literatur
|Autor=David A. Patterson, John L. Hennessy
|Titel=Computer Organization & Design, The Hardware / Software Interface
|Auflage=4.
|Verlag=Morgan Kaufmann Publishers
|Ort=San Francisco
|Datum=2008
|ISBN=978-0-12-374493-7}}
* {{Literatur
|Autor=John L. Hennessy, David A. Patterson
|Titel=Computer Architecture – A Quantitative Approach
|Auflage=3.
|Verlag=Morgan Kaufmann Publishers
|Ort=San Francisco
|Datum=2003
|ISBN=1-55860-724-2}}

== Weblinks ==
{{Commonscat|MIPS microprocessors|MIPS-Architektur|audio=0|video=0}}
* [http://www.cpu-collection.de/?tn=1&l0=cl&l1=MIPS%20Rx000 MIPS Prozessoren: Bilder und Beschreibungen auf cpu-collection.de]
* [http://www.mips.com/ Webpräsenz von MIPS Technologies, Inc.]
* [http://www.cs.wisc.edu/~larus/HP_AppA.pdf Patterson & Hennessy – Appendix A] (PDF, 483 KiB)

== Einzelnachweise ==
<references />

{{SORTIERUNG:Mipsarchitektur}}
[[Kategorie:Prozessorarchitektur nach Befehlssatz]]
[[Kategorie:Prozessorarchitektur]]

MIPS-Architektur - Versionsgeschichte

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