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2024-06-06T11:46:53Z

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Die {{lang|en|'''Column Address Strobe Latency'''}} (englisch, kurz '''CL''' oder {{lang|en|'''CAS Latency'''}}), auch '''Speicherlatenz''' oder kurz '''Latenz''' genannt, ist die benötigte Zeit um eine Spalte im Hauptspeicher eines Computers zu adressieren. Das Maß dafür ist die erforderliche Zahl der Taktzyklen, wobei eine niedrigere Zahl die bessere ist. Vor allem bei moderner Hardware kann eine niedrige Speicherlatenz einen Mehrwert in Rechenleistung bieten.

== Definition ==
Die ''Column Address Strobe Latency'' (CL) misst die Verzögerung zwischen der [[Speicheradresse|Adressierung]] (Adressierung einer Spalte) in einem [[Dynamic Random Access Memory|DRAM]]-Baustein und der Bereitstellung der an dieser Adresse gespeicherten Daten. Gemessen werden die erforderlichen [[Taktzyklus|Taktzyklen]]. Die benötigte Zeit ergibt sich aus der Dauer eines Taktzyklus mal die Anzahl der benötigten Taktzyklen.

Die CL gibt an, wie viele [[Taktzyklus|Taktzyklen]] der Speicherbaustein benötigt, um die während des [[Dynamic random access memory#CAS|CAS]] gelieferten Daten zu verarbeiten, bevor er weitere Befehle entgegennehmen, bzw. das Ergebnis mitteilen kann. Je höher der CL-Wert, desto mehr Taktzyklen werden für die Verarbeitung benötigt, womit auch die davon abhängende Verzögerung größer wird; je niedriger der Wert, desto schneller ist der Speicher-Riegel.

Die beschleunigende Wirkung von geringeren CL-Timings wird jedoch gewöhnlich überschätzt. Sie liegt im Allgemeinen unter 5 % und gilt damit als für den Anwender nicht wahrnehmbar. Trotzdem sind viele Kunden bereit, für derartige Module Aufpreise zu bezahlen. Die enttäuschende Beschleunigungswirkung lässt sich hauptsächlich durch die immer wirksameren und größeren [[Cache]]s auf den [[Prozessor]]en erklären, die bereits ca. 90–95 % aller Zugriffe abfangen.<ref name="zellenrennen">„Zellenrennen“ [[c’t]] 8/06, Seite 210 ff.</ref> Außerdem ist zu beachten, dass es auch andere Latenzen gibt, die einen Einfluss auf die Performance haben.

Neben CL werden bei Speicherriegeln häufig auch noch die Angaben [[tRCD]], [[Dynamic Random Access Memory#tRP|tRP]] und manchmal auch noch [[Dynamic Random Access Memory#tRAS|tRAS]] gemacht, z. B. in der Form ''CL17-17-17''.

== Beispiel ==
Bei einer realen Taktfrequenz von 400 MHz dauert ein Taktzyklus 2,5 ns. Ein Speicher mit DDR2-400 und CL-4 braucht also 4 Taktzyklen mal 2,5 ns = 10 ns, um eine Spalte zu adressieren. Ein CL-5 Speicher braucht 12,5 ns und ein CL-6 Speicher 15 ns. Dazu kommen dann noch zusätzliche Latenzen, beispielsweise zur Zeilenadressierung, zum Refresh, und weitere.

== Belege ==
<references />

== Weblinks ==
* [http://www.computerlexikon.com/begriff-cl2-und-cl3 CL2 und CL3] im EDV Glossar von ''computerlexikon.com''
* [http://www.pc-experience.de/wbb2/thread.php?sid=&postid=12826 Der Arbeitsspeicher-Workshop] bei ''pc-experience.de''

[[Kategorie:Halbleiterspeichertechnik]]

Column Address Strobe Latency - Versionsgeschichte

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