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'''Cell''' (oder auch ''Cell-Broadband-Engine'') ist eine [[Prozessor]]serie, die von [[IBM]] gemeinsam mit [[Sony]] und [[Toshiba]] entwickelt wurde. Die Prozessoren zeichnen sich durch die Nutzung eines [[64-Bit]]-[[PowerPC]]-Kernes, einer [[Pipeline (Prozessor)|Pipeline]]-Architektur, Unterstützung für [[Simultaneous Multithreading]] und den Einsatz einer heterogenen [[Mehrkernprozessor|Mehrkern-Architektur]] aus, wodurch sie für paralleles Rechnen prädestiniert sind.

== Aufbau ==
[[Datei:Schema Cell.png|mini|Schema des Cell-Prozessors]]
Das Grundkonzept der Cell-Prozessoren sieht acht ''Synergistic Processing Elements'' (SPE) und ein ''[[PowerPC]] Processing Element'' (PPE) vor. Die einzelnen [[Prozessorkern]]e sind über einen ''Element Interconnect Bus'' (EIB) gekoppelt, der Daten mit bis zu 96 Byte pro CPU-Takt übertragen kann. Sowohl das PPE als auch die SPEs können pro CPU-Takt mit 8 Bytes auf den EIB zugreifen. Der EIB ist dabei als Ringbus (4× 128 Bit) realisiert und wird mit halbem CPU-Takt getaktet. Der Zugriff auf den Hauptspeicher erfolgt über einen Memory Interface Controller (MIC).<ref>D. Pham, S. Asano, M. Bolliger, M. Day, H. Hofstee, C. Johns, J. Kahle, A. Kameyama, J. Keaty, Y. Masubuchi, M. Riley, D. Shippy, D. Stasiak, M. Suzuoki, M. Wang, J. Warnock, S. Weitzel, D. Wendel, T. Yamazaki und K. Yazawa: ''The design and implementation of a first-generation CELL processor''. International Solid-State Circuits Conference, Februar 2005, S. 184–185</ref>

=== Synergistic Processing Element (SPE) ===
Jedes SPE besteht aus einer Recheneinheit ([[Arithmetisch-logische Einheit|ALU]]) mit vierfachem [[SIMD]], bezeichnet als ''[[Synergistic Processing Unit]]'' (SPU oder auch SPX). Diese verfügt über 128 [[Register (Prozessor)|Register]], die jeweils 128 [[Bit]] groß sind. Zum SPE gehört weiterhin ein ''Memory Flow Controller'' (MFC), der [[Speicherdirektzugriff|DMA]]-Übertragungen zum Hauptspeicher oder zu anderen SPEs steuert, sowie ein eigener lokaler Speicher von 256 [[Byte|kB]].

==== Lokaler Speicher und Speicherverwaltung ====
Der lokale Speicher (auch ''Load Store Unit'', kurz LS) besteht aus vier getrennten 64 kB großen Speicherblöcken mit sechs Takten Latenzzeit.<ref>{{Internetquelle |autor=David T. Wang |url=https://www.realworldtech.com/cell/ |titel=ISSCC 2005: The CELL Microprocessor |werk=real world technologies |datum=2005-02-10 |sprache=en-US |abruf=2024-02-15}}</ref> Direkt kann eine SPU lediglich mit dem lokalen Speicher kommunizieren. Für Zugriffe oder Kommunikation mit dem Hauptspeicher, der PPE oder anderen SPUs zeichnet ein ''Memory Flow Controller'' (MFC) verantwortlich, welcher komplett unabhängig agiert. Damit lässt sich der Speicher der einzelnen SPEs theoretisch frei aufteilen oder auch mit spezifischen Zugriffsrechten schützen. Insgesamt sind 16 Speicheraktionen mit dem MFC gleichzeitig möglich.<ref name="cell kultur">''Cell-Kultur – Innenleben und Programmierung des Cell-Prozessons''. In: ''[[c’t]]'', S. 28 ff., Ausgabe ''c’t'' special 01/07 - Playstation 3</ref> Mit dem vollständigen Verzicht auf [[Cache]] zugunsten eines direkt adressierbaren und [[Static random-access memory|SRAM]] basierten lokalen Speichers können Speicherlatenzen gegenüber einer Cache-gestützten [[In-order execution|In-Order]]-Architektur kontrolliert und entsprechend gering gehalten werden. Dank dieser Methode können Programmabläufe sowohl durch [[Compiler]] als auch durch direkte Programmierung in hohem Maße kontrolliert werden, sodass [[Out-of-order execution]] oder ausgefeilte [[Sprungvorhersage]]n, die unnötig die Komplexität des Prozessors erhöht hätten, für eine hohe Performance überflüssig wurden.<ref name="in order with no cache">{{Internetquelle |autor=Anand Lal Shimpi |url=https://www.anandtech.com/show/1647 |titel=Understanding the Cell Microprocessor |werk=Anand Tech |datum=2005-03-17 |sprache=en |abruf=2024-02-15}}</ref>
[[Datei:SPE (cell).png|mini|Schema der SPE]]

==== Synergistic Processing Unit (SPU) ====
Eine SPU arbeitet mit zwei [[Pipeline (Prozessor)|Pipelines]] (''even'' und ''odd''), die insgesamt 23-Stufen lang sind. Die ''even'' Pipeline beherbergt die Floating Point und Fixed Point Units, während sich sämtliche andere Funktionseinheiten auf der ''odd'' Pipeline befinden. Eine SPU kann zwei Instruktionen pro Takt ausführen (''dual issue''), davon je eine pro Pipeline. Dies entspricht maximal acht Gleitkommaoperationen pro Takt bei einfacher Genauigkeit. Bei 3,2 GHz Taktrate ergibt sich somit eine theoretische Leistung von 25,6 GFLOPS pro SPU.<ref name="cell explained">{{Internetquelle |autor=Nicholas Blachford |url=http://www.blachford.info/computer/Cell/Cell0_v2.html |titel=Cell Architecture Explained Version 2 |werk=blachford.info |datum=2005 |sprache=en |abruf=2024-02-15}}</ref> 
Implementiert ist lediglich eine statische Sprungvorhersage. Wichtig ist in diesem Bezug deshalb die Leistung des Compilers, da [[Pipeline-Hazard]]s eine Wartezeit von 18 Takten nach sich ziehen. Die hohe Anzahl an Registersätzen hilft zusätzlich Latenzen zu überbrücken, indem Schleifen aufgelöst ([[Loop unrolling]]) oder Algorithmen mehrfach parallel ausgeführt werden können.<ref name="cell kultur" /> 
Bei den SPUs handelt es sich nicht um [[Koprozessor]]en. Sie können unabhängig voneinander arbeiten und sind zudem kompatibel zu PPE-Programmcode, sofern dieser rekompiliert und um DMA-Calls erweitert wurde. Obwohl SPUs für spezifischere Anwendungsgebiete entworfen wurden, handelt es sich um Prozessoren mit General Purpose [[Befehlssatz|Instruction Set]].<ref>{{Internetquelle |autor=Jim Tilander, Vassily Filippov |url=https://www.tilander.org/aurora/comp/gdc2009_Tilander_Filippov_SPU.pdf |titel=Practical SPU Programming in God of War III |werk=tilander.org |sprache=en |abruf=2024-02-15}}</ref><ref>{{Internetquelle |autor=Michiel van der Leeuw |url=https://www.guerrilla-games.com/media/News/Files/GDC09-vanderLeeuw-KZ2SPUsCaseStudy.pdf |titel=The PlayStation 3’s SPUs in the Real World |hrsg=Guerrilla Games |datum=2009-03-23 |format=PDF; 60 MB |sprache=en |abruf=2024-02-15}}</ref>
[[Datei:PPE (Cell).png|mini|Schema der PPE]]

=== Power Processor Element (PPE) ===
Der Steuerprozessor (PPE) basiert auf der [[64-Bit]]-PowerPC-Architektur von [[IBM]], dessen [[Pipeline (Prozessor)|Pipeline]] aber im Vergleich zu üblichen PowerPC-Prozessoren {{lang|en|in order}}, das heißt nacheinander abarbeitend, arbeitet. Jedoch verfügt das PPE über ''Delayed-Execution Pipelines'', welche Out-Of-Order Execution zumindest für Load Instructions erlauben.<ref name="cellperformance">{{Literatur |Autor=T. Chen, R. Raghavan, J. N. Dale, E. Iwata |Titel=Cell Broadband Engine Architecture and its first implementation—A performance view |Sammelwerk=IBM Journal of Research and Development |Band=51 |Nummer=5 |Datum=2007-09-05 |Seiten=559–572}}</ref> Da er zwei [[Thread (Informatik)|Threads]] gleichzeitig abarbeiten kann, entstehen bei entsprechend eingerichteten Programmen die üblichen In-Order-Nachteile durch blockierte Pipelines in geringerem Maße. Dem PPE stehen 512 KB L2-[[Cache]] zur Verfügung. Insgesamt verfügt die [[Prozessor|CPU]] also über 2,5 MB internen Speicher.

== Geschichte ==
Der Cell-Prozessor ist eine Gemeinschaftsentwicklung von Sony, Toshiba und IBM. Die Entwicklung begann im März 2001 in einem Entwicklungscenter in [[Austin (Texas)|Austin]] unter Beteiligung von Ingenieuren aller drei Firmen. Es waren zusammen über 400 Fachkräfte, verteilt über zehn Standorte weltweit, in die Entwicklung des Cell involviert. Die Synergistic Processing Units wurden dabei weitgehend am IBM-Standort im schwäbischen [[Böblingen]] entworfen.<ref name="cell kultur" /><ref name="cell explained" />

Insgesamt veranschlagte die Entwicklung über 400 Millionen US-Dollar,<ref>{{Internetquelle |url=https://www.forbes.com/forbes/2006/0130/076.html |titel=Holy Chip! |werk=Forbes |datum=2006-01-30 |sprache=en |abruf=2024-04-29}}</ref> weitere Milliarden wurden in die Errichtung von [[Foundry]]s investiert, darunter am IBM-Produktionsstandort in East Fishkill, New York.<ref name="cell explained" />

Der erste Cell-Prozessor wurde in 90 nm [[Strukturgröße]] im [[Silicon-on-Insulator|SOI-Verfahren]] gefertigt, dabei erreichte das [[Die (Halbleitertechnik)|Die]] eine Fläche von rund 235 mm². Berichte vor April 2005, die sich auf einen früheren Prototyp (''DD1'') des Prozessors beziehen, sprechen von einer geringfügig kleineren Die-Fläche von 221 mm². Die finale Version (''DD2'') verfügt über ein verbessertes PPE mit höherer [[SIMD]]-Leistung, welche mehr Platz beansprucht.<ref>{{Internetquelle |autor=David T. Wang |url=https://www.realworldtech.com/cell-update/ |titel=CELL Microprocessor III |werk=real world technologies |datum=2005-07-24 |sprache=en-US |abruf=2024-04-29}}</ref> Ab März 2007 stellte IBM den Prozessor in 65-nm-Verfahren her, was zu einer kleineren Die-Fläche und somit zu geringeren Fertigungskosten führte.<ref>{{Internetquelle |autor=Candice Jones |url=https://www.itweb.co.za/article/ibm-produces-advanced-cell-processor/KBpdgvpadxl7LEew |titel=IBM produces advanced Cell processor |werk=IT Web |datum=2007-03-14 |sprache=en |abruf=2024-04-29}}</ref> Mit Einführung der PlayStation 3 Slim im August 2009 folgte ein weiterer [[Shrink]] auf 45 nm bei einer Fläche von lediglich 115 mm².<ref>{{Internetquelle |autor=Ben Kuchera |url=https://arstechnica.com/gaming/2009/08/sony-answers-our-questions-about-the-new-playstation-3/ |titel=Sony answers our questions about the new PlayStation 3 |werk=ars technica |datum=2009-08-18 |sprache=en-us |abruf=2024-04-29}}</ref>

2007 wurde eine verbesserte Variante des Cell-Prozessors auf den Markt gebracht, der ''PowerXCell 8i''. Dieser wurde bereits vom Start weg in 65 nm gefertigt und unterstützt im Vergleich zu seinem Vorgänger Berechnungen mit [[Gleitkommazahl]]en [[Doppelte Genauigkeit|doppelter Genauigkeit]] nativ, das heißt ohne Hilfsfunktionen und damit wesentlich schneller.

== Einsatz ==
[[Datei:CELL BE processor PS3 board (cropped).jpg|mini|CELL BE einer PlayStation 3]]
Der Cell-Prozessor wurde mit speziellem Augenmerk auf breitbandige Berechnungsanwendungen entwickelt, vor allem Grafikberechnung und Videokodierung/-dekodierung. Die erste kommerzielle Verwendung fand das Design im September 2006 in IBM-[[Bladeserver]]n mit acht SPEs.<ref>{{Internetquelle |autor=Christof Windeck |url=https://www.heise.de/news/IBM-stellt-Blade-Server-Modul-mit-Cell-Prozessoren-vor-162045.html |titel=IBM stellt Blade-Server-Modul mit Cell-Prozessoren vor |werk=heise online |datum=2006-09-13 |sprache=de |abruf=2024-04-29}}</ref> Bekannt wurde der Prozessor aber vor allem durch seinen Einsatz in Sonys Spielkonsole [[PlayStation 3]], wo er mit 3,2-GHz-Takt läuft, jedoch nur mit sieben SPEs. So können auch Cell-Chips mit nur sieben funktionierenden SPEs noch verwendet werden, wodurch die Kosten gesenkt werden können. Auch mit nur sieben SPEs erreicht der Prozessor aber eine theoretische Spitzenleistung von über 200 GFlops bei einfach genauen Gleitkommazahlen, was den Prozessoren der Konkurrenzkonsolen der siebten Generation ([[Xbox 360]] und [[Wii]]) überlegen ist.

Des Weiteren wird der Prozessor auch in Fernsehern mit erweiterten Videofunktionen eingesetzt,<ref>{{Internetquelle |autor=Jon Stokes |url=https://arstechnica.com/uncategorized/2005/05/4872-2/ |titel=Toshiba shows a video of a demo of Cell decoding 48 MPEG-2 video streams at once |werk=ars technica |datum=2005-05-03 |sprache=en-us |abruf=2024-04-29}}</ref> Cell-Derivate mit nur vier SPEs und zusätzlicher Hardware zur Videokodierung und -dekodierung finden auch in speziellen Notebooks von Toshiba<ref>{{Internetquelle |autor=Jens Ihlenfeld |url=https://www.golem.de/sonstiges/zustimmung/auswahl.html?from=https%3A%2F%2Fwww.golem.de%2F0806%2F60467.html |titel=Toshiba Qosmio G55 - erstes Notebook mit SpursEngine |werk=Golem.de |datum=2008-06-18 |sprache=de |abruf=2024-04-29}}</ref><ref>{{Internetquelle |autor=Dan Ackerman |url=https://www.cnet.com/reviews/toshiba-qosmio-g55-q802-review/ |titel=Toshiba Qosmio G55-Q802 review |werk=CNET |datum=2008-10-08 |sprache=en |abruf=2024-04-29}}</ref> sowie in Erweiterungskarten für PCs Verwendung.<ref>{{Internetquelle |autor=Don Woligroski |url=https://www.tomshardware.com/reviews/leadtek-winfast-pxvc1100,2523.html |titel=The WinFast PxVC1100 Video Transcoding Card: Worth The Price? |werk=tomshardware.com |datum=2010-01-28 |sprache=en |abruf=2024-04-29}}</ref> Der Nachfolgeprozessor PowerXCell 8i wurden ab Mitte 2008 in Servern eingesetzt.<ref>{{Internetquelle |autor=Christof Windeck |url=https://www.heise.de/news/IBM-kuendigt-HPC-Blade-QS22-mit-Cell-Derivat-PowerXCell-8i-an-207529.html |titel=IBM kündigt HPC-Blade QS22 mit Cell-Derivat PowerXCell 8i an |werk=heise online |datum=2008-05-14 |sprache=de |abruf=2024-04-29}}</ref>

== Weitere Informationen ==
[[Datei:Peter Hofstee.jpg|mini|[[H. Peter Hofstee|Peter Hofstee]], einer der leitenden Architekten des Prozessors]]
Im [[LINPACK]]-Leistungsvergleich mit anderen Prozessoren schneidet der Cell BE wie folgt ab:<ref name="cellperformance" />
{| class="wikitable sortable" style="text-align:right"
|-
!style="text-align:left"| LINPACK (DP)
!Takt- frequenz
!theoretische Leistung
!durchschnittliche Leistung
!Effizienz
!Matrix
|-
!style="text-align:left"| Cell BE{{FN|a}}
| 3,2 GHz || 100,00 GFlops || {{FN|b}} || {{FN|b}} || 4k×4k
|-
!style="text-align:left"| SPU{{FN|c}}
| 3,2 GHz || 1,83 GFlops || 1,45 GFlops || 79,23 % || 1k×1k
|-
!style="text-align:left"| 8 SPUs{{FN|c}}
| 3,2 GHz || 14,63 GFlops || 9,46 GFlops || 64,66 % || 1k×1k
|-
!style="text-align:left"| [[Intel Pentium 4|Pentium 4]]
| 3,2 GHz || 6,40 GFlops || 3,10 GFlops || 48,44 % || 1k×1k
|-
!style="text-align:left"| Pentium 4 + SSE3
| 3,6 GHz || 14,40 GFlops || 7,20 GFlops || 50,00 % || 1k×1k
|-
!style="text-align:left"| [[Intel Itanium|Itanium]]
| 1,6 GHz || 6,40 GFlops || 5,95 GFlops || 92,97 % || 1k×1k
|}
{{FNBox|
{{FNZ|a|Implementierung unter [[Jack Dongarra]]}}
{{FNZ|b|unbekannt}}
{{FNZ|c|Implementierung unter [[IBM]]}}
}}

Die Werte beziehen sich auf doppelt genaue Gleitkommazahlen (64 Bit), für welche die SPUs des Cell-Prozessors nicht ausgelegt sind. Mithilfe der für doppelten Genauigkeit optimierten [[AltiVec|VMX]]-Einheit im PPE gelingt dem Cell-Prozessor unter der Implementierung von IBM bis zu 21,03 GFlops. Eine Arbeitsgruppe unter der Leitung von Jack Dongarra optimierte den Code durch die Nutzung eines [[Iterative Refinement|iterativen Verfahrens]]. Damit lässt sich unter LINPACK bei doppelter Genauigkeit eine Performance entsprechend 100 GFlops auf einer 4K×4K-Matrix erreichen. Das PPE trägt dabei zwar ebenfalls nicht zur eigentlichen Berechnung bei, dient jedoch als Steuereinheit der SPUs.<ref>[http://www.netlib.org/lapack/lawnspdf/lawn175.pdf ''Exploiting the Performance of 32 bit Floating Point Arithmetic in Obtaining 64 bit Accuracy''.] (PDF; 227 kB), 31. Oktober 2006 (englisch); abgerufen am 5. Januar 2011.</ref>

LINPACK-Berechnungen mit einfach genauen Gleitkommazahlen (32 Bit) erreichen auf einem Cell-Prozessor mit acht SPUs über 73 GFlops. Mit zunehmender Matrixgröße steigt die Recheneffizienz, so dass 8 SPUs auf einer 4K×4K-Matrix unter LINPACK etwa 156 GFlops erreichen.

Zudem ist es auch interessant, den Cell-Prozessor mit anderen Multiprozessoren zu vergleichen:
{| class="wikitable sortable" style="text-align:right"
|+ Multi-Array-Prozessoren<ref>''Zelluläre Strukturen''. In: ''[[c’t]]'', 12/2007, S. 196 ff.</ref>
|-
! Hersteller
! Prozessor
! Kerne
! SIMD- Einheiten
! Takt (GHz)
! FMUL+FADD (GFLOPS)
! Spitzenleistung (GFLOPS)
! [[Basic Linear Algebra Subprograms|BLAS]]/SGEMM (GFLOPS)
! Verlustleistung ([[Watt (Einheit)|Watt]])
! Ausführung
|-
|style="text-align:left"| IBM ||style="text-align:left"| Cell BE{{FN|a}}
| 8 || 4 || 3,2{{0|00}} || 2 || 204,8 || 201 || 80
|style="text-align:left"| Prozessor
|-
|style="text-align:left"| [[Nvidia]] ||style="text-align:left"| [[Nvidia-GeForce-8-Serie|8800Ultra]] (G80)
| 128 || 1 || 1,512 || 2 || 387,1 || {{FN|b}} || >170
|style="text-align:left"| [[Grafikkarte|Karte]]
|-
|style="text-align:left"| Nvidia ||style="text-align:left"| [[Nvidia-GeForce-8-Serie|8800GTX]] (G80)
| 128 || 1 || 1,350 || 2 || 345,6 || 105{{FN|c}} || 120–170
|style="text-align:left"| Karte
|-
|style="text-align:left"| Nvidia ||style="text-align:left"| [[Nvidia-GeForce-200-Serie|GT200b]]
| 240 || 1 || 1,476 || n/a || 1062,7 || {{FN|b}} || 180–240
|style="text-align:left"| Karte
|-
|style="text-align:left"| [[ATI Technologies|ATI]] ||style="text-align:left"| [[ATI-Radeon-HD-2000-Serie|HD2900 XT]] (R600)
| 320 || 5 || 0,742 || 2 || 474,9 || {{FN|b}} || 150–200
|style="text-align:left"| Karte
|-
|style="text-align:left"| ATI ||style="text-align:left"| [[ATI-Radeon-X1-Serie|1900XTX]] (R580)
| 48 || 4 || 0,65{{0}} || 2 || 249,6 || 120 || 130–170{{FN|d}}
|style="text-align:left"| Karte
|-
|style="text-align:left"| ATI ||style="text-align:left"| [[ATI-Radeon-HD-4000-Serie|RV770]]
| 800 || 5 || 0,75{{0}} || n/a || 1200 || {{FN|b}} || 80–160
|style="text-align:left"| Karte
|-
|style="text-align:left"| ClearSpeed ||style="text-align:left"| CSX700<ref>clearspeed.com: {{Webarchiv|text=''Products – CSX700'' |url=http://www.clearspeed.com/products/csx700.php |wayback=20090518203226 }}</ref>
| 192 || 1 || 0,25{{0}} || 2 || 96 || 80 || 10
|style="text-align:left"| Prozessor
|-
|style="text-align:left"| ClearSpeed ||style="text-align:left"| e710
| 192 || 1 || 0,25{{0}} || 2 || 96 || 80 || 25
|style="text-align:left"| Karte
|}
{{FNBox|
{{FNZ|a|ohne Berücksichtigung des PPE}}
{{FNZ|b|unbekannt}}
{{FNZ|c|unter [[DirectX]] 9}}
{{FNZ|d|ctm}}
}}

== Siehe auch ==
* [[H. Peter Hofstee]]
* [[Hardwareseitiges Multithreading]]
* [[Nebenläufigkeit]]
* [[Parallelrechner]]
* [[PowerPC]]
* [[Terascale-Prozessor]]
* [[TRIPS-Prozessor]]

== Weblinks ==
{{commonscat|Cell (processor)|Cell-Prozessor}}
* ibm.com: {{Webarchiv | url=http://www.ibm.com/chips/techlib/techlib.nsf/products/Cell_Broadband_Engine | archive-is=20130126 | text=''Cell Broadband Engine'' }} ({{enS}})
* [http://www.blachford.info/computer/Cell/Cell0_v2.html ''Cell Architecture Explained''.] Details zur Cell Broadband Engine (englisch)
* [http://www.ibm.com/developerworks/power/cell/ ''Cell Broadband Engine resource center''.] IBM (englisch)

== Einzelnachweise ==
<references responsive />

[[Kategorie:Mikroprozessor]]
[[Kategorie:Power-Architektur]]

Cell (Prozessor) - Versionsgeschichte

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