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2026-04-16T19:17:33Z

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Die '''Ausbeute''' ({{enS|yield}}) bei der Herstellung von [[Integrierter Schaltkreis|integrierten Schaltkreisen]] (ICs) dient als Maßzahl zur Bewertung des Produktionsprozesses bzw. des Chipdesigns. Als Teil des Betriebsgeheimnisses wird sie von den Herstellern meist nicht publiziert bzw. sogar geheim gehalten.

== Allgemeine Definition ==
Verallgemeinert kann man die Ausbeute <math>Y</math> definieren als Anteil der verwertbaren bzw. lieferbaren Teile <math>N_\text{lieferbar}</math> an der Gesamtteilezahl <math>N_\text{gesamt}</math>.<ref>{{Literatur |Autor=Diebold, A. C. (Alain C.) |Titel=Handbook of silicon semiconductor metrology |Verlag=Marcel Dekker |Ort=New York |Datum=2001 |ISBN=0-8247-0506-8 |Seiten=537 ff.}}</ref>
:<math>Y = \frac{N_\text{lieferbar}}{N_\text{gesamt}}</math>

Typische Ausbeutetypen sind
* die Linienausbeute ({{enS|line yield}} auch {{lang|en|wafer fabrication yield}}; Anteil der bis zum finalen elektrischen Test bearbeiteten Wafer von der Gesamtzahl der gestarteten Wafer) und
* die Chipausbeute ({{enS|chip yield}} auch {{lang|en|die yield}} oder {{lang|en|total wafer yield}}; Anteil der an die Endmontage bzw. den Kunden gelieferten Chips von der Gesamtzahl der Chips auf einem Wafer)

Darüber hinaus gibt es noch zahlreiche andere Kategorien, deren Bezeichnungen sich nach dem eingesetzten Bewertungstest ableiten:
* {{lang|en|wafer sort yield}}: Die Chipausbeute nach dem elektrischen Test der integrierten Schaltungen (Chips) meist noch vor dem Vereinzeln des Wafers,
* {{lang|en|wafer package yield}}: Die Ausbeute an lieferbaren Produkten nach Vereinzeln und Einbringung in ein Gehäuse,
* {{lang|en|final test yield}}: Die Ausbeute nach dem elektrischen Test der integrierten Schaltung in einem Gehäuse (außer bei [[Nacktchip]]s) und
* {{lang|en|burn-in yield}}: Die Ausbeute an lieferbaren Produkten nach dem Burn-in-Test.

Sofern die Ausbeutefaktoren jeweils bzgl. ihrer Eingangsanzahl angegeben sind anstatt auf die ursprüngliche Anzahl Chips auf dem Wafer, berechnet sich die Gesamtausbeute aus dem Produkt der oben genannten Einzelelemente inkl. Linienausbeute. Dabei muss beachtet werden, dass bei Produkten, die aus mehreren Einzelchips bestehen, wie [[Multi-Chip-Modul]]en oder [[System-in-Package]], kompliziertere Modelle zur Berechnung der Gesamtausbeute genutzt werden müssen.

Eine weitere Möglichkeit, die Ausbeute zu kategorisieren, ist die Einordnung nach Ausfallart, hierbei wird zwischen ''funktionaler'' und ''parametrischer Ausbeute'' unterschieden.<ref name="May2006" />
Unter funktionaler Ausbeute wird der Anteil voll funktionsfähiger Produkte verstanden, also solcher, die nicht von „harten Ausfällen“ wie Kurzschlüssen oder offenen Leiterbahnen betroffen sind. Es gibt jedoch auch Fälle, bei denen funktionsfähige Produkte die Spezifikationen für einen oder mehrere elektrische Parameter, wie Schaltfrequenz, Leistungsaufnahme, Rauschpegel oder Anzahl funktionierender redundanter Untereinheiten, nicht erfüllen. Diese werden dann ebenfalls nicht als funktionsfähig angesehen und als parametrische Ausbeute erfasst.

== Chipausbeute ==
Die Chipausbeute bezeichnet das Verhältnis der funktionsfähig hergestellten Chips aus dem Produktionsprozess zur maximalen Anzahl von Chips auf dem Wafer.

Für den Hersteller ist die Chipausbeute eine wichtige Kennziffer in der Produktion, da sie einen wesentlichen Punkt für die wirtschaftliche Bewertung der Fertigung darstellt. In der Regel wird je nach Entwicklungsstand der Produktion auch die Ausbeute für das weitere Vorgehen als Bewertung herangezogen. Daher kann eine Chipausbeute im Bereich der angestrebten oder gar aufgrund einer Typischendefektdichte maximal zu erwartenden Ausbeute den Start der Massenfertigung signalisieren.
Andererseits kann die Chipausbeute auch ein Anzeichen für größere Probleme bei der Fertigung sein. Beispielsweise gilt eine Ausbeute bei einem bereits seit einem Jahr genutzten Fertigungsprozess von unter 50 % als katastrophal, wenn der Zielwert zu diesem Zeitpunkt eigentlich bei über 90 % ist.

Als [[Sweet Spot]] bezeichnet man die bestmögliche praktische Ausbeute gegen Ende der Lebensspanne eines Halbleiterbausteins: nachdem die Produktionsprozesse weiter optimiert werden, sollte der Sweet Spot so nahe wie möglich an der auf Ausbeutemodellen basierenden theoretischen erreichbaren Ausbeute liegen.<ref name="Kasper2000">{{Literatur |Autor=Manfred Kasper |Titel=Mikrosystementwurf: Entwurf und Simulation von Mikrosystemen |Verlag=Springer |Ort=Berlin/Heidelberg |Datum=2000 |ISBN=3-642-57123-9 |Seiten=251 ff.}}</ref><ref name="May2006">{{BibISBN|0471452386|Seiten = 250 ff.}}</ref>

=== Maximale Anzahl von Chips auf einem Wafer ===
Für die Berechnung der Chipausbeute wird die maximale Anzahl von (ganzen) Chips auf einem Wafer benötigt.
Stark vereinfacht kann angenommen werden, dass sich die Obergrenze von nutzbaren Chips ergibt aus der Waferfläche (anhand des Wafer-Durchmessers <math>d</math>) geteilt durch den Flächeninhalt eines einzelnen [[Die (Halbleitertechnik)|Die]] (<math>A_\text{Die}</math>):
:<math>\text{DPW} = \frac{\frac{\pi \, d^2}{4}}{A_\text{Die}}</math>

Für einen beliebigen Wafer-Durchmesser und die gewünschte IC-Größe lässt sich die Anzahl vollständiger „Dies pro Wafer“ (DPW) wie folgt näherungsweise berechnen:
:<math>\text{DPW} = d\pi\left (\frac{d}{4A_\text{Die}} - \frac{1}{\sqrt{2A_\text{Die}}} \right)</math>

Der Fehler dieser Abschätzungen ist bereits bei mittleren Chipgrößen nicht mehr vernachlässigbar, da am Rand der runden Wafer zunehmend Fläche mit unvollständigen Dies belegt ist und diese Fläche mit der Chipgröße bzw. der längsten Chipseite zunimmt. Zudem gibt es in der Fertigung noch weitere Einschränkungen, wie
* Ungleichförmigkeiten am Waferrand und dem daher eingeführten Waferrandausschluss ({{enS|wafer edge exclusion}}) für die Bewertung eines ganzflächig auf dem Wafer befindlichen Chips als „nutzbarer“ Chip,
* der Breite der Test- und Sägegräben zwischen den einzelnen Chips
* der Größe von gesperrten Bereichen (an denen der Wafer z. B. per Automat „angefasst“ wird).

Durch eine optimierte Positionierung der Dies (dem Wafer-Layout) kann ggf. die Zahl der nutzbaren Chips gegenüber einem symmetrischen Layout mit Chip-Mitte oder Ecke in der Wafer-Mitte erhöht werden.

Mathematisch gesehen führt ein Wafer mit quadratischen Dies in vielen Fällen zu einer besseren Ausbeute als bei rechteckigen oder gar anders geformten Chips<ref name="heise_de1">Christof Windeck: ''[https://www.heise.de/newsticker/meldung/Infineon-startet-Serienproduktion-auf-300-mm-Wafern-50176.html Infineon startet Serienproduktion auf 300-mm-Wafern].'' Auf: ''heise online.'' 10. Dez. 2001.</ref>.

=== Modelle zur Ausbeute-Abschätzung ===
[[Datei:Wafer die's yield model (10-20-40mm) - Version 2 - DE.png|mini|hochkant=2|Drei Beispiele für die Änderung der Ausbeute auf einem 300-mm-Wafer in Abhängigkeit von der Die-Größe (links: 40 mm × 40 mm; Mitte: 20 mm × 20 mm; rechts: 10 mm × 10 mm). Bei gleicher Defektanzahl (roter Punkt) verringert sich die Anzahl der defekten Chips (gelb) und es ergeben sich Ausbeuten von 35,7 %, 75,7 % bzw. 94,2 %.]]
{{Lückenhaft|Mathematische Grundlagen fehlen – z. B. verschiedene Berechnungsmodelle wie etwa „Murphy's yield integral“ oder das „negative binomial yield model“ von Strapper}}
Eine wesentliche Einflussgröße für die Chipausbeute (genauer funktionale Chipausbeute) stellen physikalische Defekte dar, die bei der Herstellung eines integrierten Schaltkreises auftreten. Dabei handelt es sich neben Partikeln, Kratzern und Versetzungen auch um nicht korrekt abgebildete Strukturen oder um problematische (lokale) Schwankungen von Schichtdicken, Strukturgrößen, Fehlausrichtungen u. v. m. Außerdem ist die Größe der jeweiligen Chips entscheidend, denn je größer ein Chip ist, desto höher ist der Anteil eines ausgefallenen Chips am ''Ausbeuteverlust'' ({{lang|en|yield loss}}). Im Extremfall von nur einem Chip pro Wafer könnte ein Defekt den Unterschied zwischen 100 % und 0 % Ausbeute machen.

Da die Ausbeute ein wichtiger Parameter für die wirtschaftliche Betrachtung der Herstellung ist, wurden schon früh Modelle entwickelt, die auf Grundlage einer zum Teil messbaren bzw. gut abschätzbaren Defektdichte sowie anderer Produkt- und Fertigungseigenschaften eine Abschätzung der zu erwartenden Ausbeute erlaubt. Diese Modelle sind üblicherweise eine Funktion der Defektdichte <math>D_0</math> (Defekte pro Fläche) und der kritischen Fläche <math>A_c</math>
: <math>Y = f(D_0, A_c)</math>
wobei die Bewertung der Defektdichte abhängig von der verwendeten Technologie, das heißt der minimalen [[Strukturgröße]], ist. So ist ein 40 nm großer Partikel für ein Produkt in 180-nm-Technologie wahrscheinlich nicht bedeutsam, da er z. B. zwei Leiterbahnen mit einem Abstand von ca. 180 nm nicht kurzschließen kann. Für ein Produkt in 28-nm-Technologie mit ca. 30 nm Bahnabstand ist die Wahrscheinlichkeit eines Ausfalldefekts hingegen recht hoch.

Im Folgenden sollen kurz die wichtigsten Modelle genannt werden. Für ergänzende Informationen und Herleitungen der Funktionen sei auf die Literatur<ref name="Kasper2000" /><ref name="May2006" /><ref>{{Literatur |Autor=Alexander Miczo |Titel=Digital logic testing and simulation |Auflage=2 |Verlag=Wiley-Interscience |Ort=Hoboken, NJ |Datum=2003 |ISBN=0-471-45777-9 |Seiten=11 ff.}}</ref> verwiesen.

==== Poisson-Modell ====
Das ''Poisson-Modell'' basiert auf der Annahme einer Gleichverteilung der Defekte über die Waferfläche (und auch von Wafer zu Wafer). Die Form der Modellfunktion entspricht dabei mathematisch der [[Poisson-Verteilung]]:
: <math>Y = e^{-A \cdot D} </math>

==== Murphy-Integral-Modell ====
Das ''Murphy-Integral-Modell'' (nach B. T. Murphy) nimmt die Defektdichte nicht als konstant an, sondern unter Nutzung einer normierten [[Wahrscheinlichkeitsdichtefunktion]] <math>f(D)</math>, die über alle Chips aufsummiert werden muss. Es ergibt sich die allgemeine Integral-Funktion:
: <math>Y = \int_0^\infty e^{-A \cdot D} f(D)\,\mathrm dD.</math>

Je nach genutzter Dichtefunktion – gleichmäßig, dreieckig, gaußverteilt, exponentiell (nach Seeds) oder gemäß [[Gamma-Funktion]] (nach Okabe, Nagata und Shimada bzw. nach C. Stapper, auch negatives Binominal-Modell) – ergeben sich zum Teil deutlich andere Modelle, die sich in der Industrie als mehr oder weniger effektiv herausgestellt haben.

== Erhöhung der Ausbeute{{Anker|Optimierung der Ausbeute}} ==
Zur Erhöhung der Ausbeute gibt es neben der Verbesserung des Produktionsprozesses noch die Möglichkeit, durch entsprechendes Produktdesign defekte Baugruppen abschalten zu können und den verbleibenden noch (eingeschränkt) funktionsfähigen IC weiterzuverwenden. So kann beispielsweise bei einem Prozessor ein Teil des [[Cache]] deaktiviert werden (beispielsweise oft beim [[Intel Celeron]]) oder bei einem [[Mehrkernprozessor]] einer der Prozessorkerne deaktiviert werden, wie beim [[AMD Phenom]] und AMD Phenom II.<ref>{{Internetquelle |url=http://www.techpowerup.com/98975/AMD-Athlon-II-X4-Propus-600-Quad-Core-Chips-Include-45W-Models.html |titel=AMD Athlon II X4 ''Propus'' 600 Quad-Core Chips Include 45W Models |hrsg=www.techPowerUp.com |datum=2009-07-10 |abruf=2012-08-13}}</ref>

=== Leistungseingruppierung ===
Verwertbare ICs werden häufig nach verschiedenen Kriterien untersucht und eingruppiert, beispielsweise nach ihren Performance-Charakteristika bzgl. Leistungsaufnahme oder maximal erreichter Taktfrequenz. So können sie in unterschiedlichen Preissegmenten verkauft oder für unterschiedliche Einsatzzwecke eingesetzt werden (z. B. für medizinische Geräte oder Raumfahrt). Mitunter besteht für fehlerfreie ICs mit außerordentlicher Leistung zu wenig Nachfrage: es entsteht ein Überschuss. Solche ICs werden evtl. in einem niedrigeren Preissegment verkauft; manchmal werden sie dabei nicht extra in ihren Eigenschaften beschränkt (z. B. eine Limitierung des Takts). Dies erlaubt es den Käufern dieser ICs, durch Übertaktung oder Unterspannungsbetrieb eine Mehrleistung oder einen geringeren Energieverbrauch zu erreichen als gemäß Spezifikation zugesichert ist. Hierbei ist es möglich, dass unter demselben Handelsnamen und zum gleichen Preis völlig unterschiedliche Leistungen erreicht werden können. Die Ungewissheit, möglicherweise ICs mit besseren Leistungsdaten als spezifiziert zu erwerben, wird daher auch als „silicon lottery“ (dt. Siliziumlotterie) bezeichnet.<ref>{{Internetquelle |url=https://www.tomshardware.com/reviews/glossary-binning-definition,5892.html |titel=What Is Binning? A Basic Definition |hrsg=www.tomshardware.com |datum=2018-10-31 |abruf=2019-09-05}}</ref>

=== Chiplet-Ansatz ===
Anstatt monolithisch aufgebauter ICs oder SoCs, die alle Logik auf einem Chip vereinen, können die Funktionen auch auf mehrere einzelne Chips verteilt werden, sogenannte „Chiplets“ (engl., Verkleinerungsform von Chip). Dies verringert die Größe der zu fertigenden ICs und steigert die Wahrscheinlichkeit, fehlerfrei gefertigte ICs aus der Produktion zu erhalten. Dies entspricht technisch dem [[System-in-Package]]-Ansatz. Bei einem monolithischen Chip mit 360 mm² lässt sich im 7-nm-Fertigungsprozess durch Aufteilung in vier einzelne Chiplets etwa die doppelte theoretische Ausbeute erreichen (hierbei ist der zusätzliche Verschnitt von etwa 10 % bei einzelnen Chiplets und eine Gesamtfläche von etwa 396 mm² bereits berücksichtigt).<ref>{{Internetquelle |url=https://en.wikichip.org/wiki/chiplet |titel=Chiplet |hrsg=en.wikichip.org |datum=2019-06-21 |abruf=2019-09-05}}</ref> Neben der verbesserten Ausbeute können einzelne Chiplets auch in unterschiedlicher Quantität oder aus verschiedenen Fertigungsverfahren auf einem Package zu einem jeweiligen Produkt kombiniert werden, um so unterschiedliche Endprodukte zu erhalten. Vor allem AMD-Prozessoren wie [[AMD Epyc|Epyc]], [[Zen (Mikroarchitektur)#Ryzen Threadripper|Threadripper]] und die [[Zen 2|Ryzen-3000-Serie]] setzen auf ein Chiplet-Design, bei dem 1 bis 8 Chiplets (mit je bis zu 8 aktiven Kernen) mit einem zusätzlichen I/O-Die kombiniert werden. Auch Intel hat immer wieder CPU-Modelle (z. B. diverse [[Intel Core 2#Kentsfield|Core 2 Quad]]-Modelle) aus mehreren Chiplets hergestellt, um die Fertigungskosten oder die Ausbeute zu optimieren.

== Literatur ==
{{Siehe auch|Integrierter Schaltkreis|Mikroelektronik}}
* {{Literatur |Autor=Richard C. Jaeger |Titel=Introduction to Microelectronic Fabrication |Verlag=Addison-Wesley |Ort=Reading, MA |Datum=1993 |Sprache=en |Reihe=Modular series on solid state devices |BandReihe=5 |ISBN=978-0-201-14695-0 |Online=https://archive.org/details/introductiontomi0000jaeg}}
* {{Literatur |Autor=John E. Ayers |Titel=Digital Integrated Circuits. Analysis and Design |Verlag=CRC Press |Ort=Boca Raton, FL |Datum=2004 |Sprache=en |ISBN=978-0-8493-1951-8 |Online=https://archive.org/details/digitalintegrate0000ayer/mode/2up}}
* {{Literatur |Autor=Gary S. May, [[Simon M. Sze]] |Titel=Fundamentals of Semiconductor Fabrication |Auflage=Wiley International Edition |Verlag=Wiley |Ort=New York |Datum=2004 |ISBN=978-0-471-23279-7 |Online=https://archive.org/details/FundamentalsOfSemiconductorFabricationMaySze2004/mode/2up}}
* {{Literatur |Titel=The VLSI Handbook |Hrsg=Wai-Kai Chen |Auflage=2nd |Verlag=CRC/Taylor & Francis |Ort=Boca Raton, FL |Datum=2007 |Sprache=en |Reihe=The Electrical Engineering Handbook Series |ISBN=978-0-8493-4199-1 |Online=https://archive.org/details/vlsihandbook002edunse_g6s3/mode/2up}}
* {{Literatur |Autor=Harry Veendrick |Titel=Bits on Chips |Verlag=Springer International Publishing |Ort=Cham |Datum=2019 |Sprache=en |ISBN=978-3-319-76095-7 |DOI=10.1007/978-3-319-76096-4}}

== Weblinks ==
* {{Webarchiv |url=http://home.comcast.net/~pstlarry/FFRevenu.htm |text=How Many Squares (dies) Fit in a Circle (wafer)? Fab Revenue Simulation and Optimization |wayback=20150930231434}} (englisch)

== Einzelnachweise ==
<references />

[[Kategorie:Halbleitertechnik]]

Ausbeute (Halbleitertechnik) - Versionsgeschichte

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