imported>Thomas Dresler: Format

2025-07-03T22:36:41Z

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Unter '''3D-Integration''' versteht man in der [[Elektronik]] eine [[integrierte Schaltung]] (IC, Chip), bei der die [[Elektrisches_Bauelement #Aktive_und_passive_Bauelemente|aktiven elektronischen Komponenten]] sowohl horizontal als auch vertikal in zwei oder mehr Schichten [[Integration (Technik)|integriert]] sind, d. h. zu einem einzigen ''dreidimensional-integrierten Schaltkreis'' (3D-IC) verbunden. Vertikale Verbindungen zwischen verschiedenen aktiven Ebenen werden dabei durch [[Silizium-Durchkontaktierung]]en (engl. ''Through-Silicon Vias'') ermöglicht.

In der [[Halbleiterindustrie]] wird die 3D-Integration als erfolgversprechender Weg gehandelt, den Trend kompakterer und leistungsstärkerer [[Gerätetechnik|elektronischer Geräte]] fortzusetzen („More than [[Mooresches Gesetz|Moore]]“); dabei werden verschiedene Ansätze verfolgt.

== Unterschied zu 3D-Packaging ==
[[Datei:3DS die stacking concept model (DE).png|mini|Beispiel für die 3D-Integration eines Haupt- und dreier Nebenchips]]

3D-[[Packaging]] (engl. {{lang|en|''3D packaging''}}) spart Platz durch das Stapeln einzelner Chips in einem einzigen [[Chipgehäuse|Gehäuse]]. Bei dieser auch als [[System-in-Package]] (SiP) oder [[Multi-Chip-Modul|Chip-Stack-Multi-Chip-Module]] bekannten Technik werden die einzelnen ICs ''nicht'' in einem einzigen Schaltkreis integriert: sie kommunizieren weiterhin ''außerhalb'' des Chips über elektrische Signale, genauso als wenn sie in unterschiedlichen Gehäusen auf eine [[Leiterplatte]] montiert wären.

Dagegen wirkt ein 3D-IC wie ein einzelner IC: alle Komponenten auf allen Chip-Ebenen kommunizieren ''innerhalb'' des 3D-ICs miteinander, je nachdem wie er entworfen wurde sowohl horizontal als auch vertikal. Ein 3D-IC verhält sich daher zu einem 3D-Packaging ähnlich wie ein [[System-on-a-Chip]] zu einer Leiterplatte.

== Fertigungstechniken ==
=== Monolithische Fertigung ===
Die elektronischen Komponenten und ihre Verbindungen (die Verdrahtung) werden schichtweise auf einem einzigen [[Halbleiter]]-[[Substrat (Materialwissenschaft)|Substrat]] ([[Wafer]]) aufgebracht, dieses wird anschließend in einzelne Chips zerteilt. Da es nur ein einziges Substrat gibt, besteht keine Notwendigkeit für die Ausrichtung, das [[Chipbonden|Bonden]] oder die Durchkontaktierung einzelner Chips. Anwendungen<ref>''[http://www.monolithic3d.com/applications.html Applications of Monolithic 3D].'' MonolithIC 3D Inc.</ref> dieser Methode sind derzeit noch begrenzt, weil die Herstellung normaler [[Transistor]]en recht hohe Prozesstemperaturen benötigt, dadurch könnten bereits gefertigte [[elektrische Leitung]]en zerstört oder beschädigt werden. Die monolithische 3D-IC-Technik wurde u. a. an der [[Stanford University]] im Rahmen eines [[DARPA]]-geförderten Spende erforscht.

=== {{lang|en|Wafer-on-Wafer}}-Methode ===
Die elektronischen Bauelemente werden auf zwei oder mehr Halbleiter-Substraten (Wafern) aufgebaut, die dann ausgerichtet und gebondet werden. Zum Abschluss werden die gebondeten Wafer in die 3D-ICs vereinzelt. Die Wafer können vor oder nach dem Bonden abgedünnt werden. Vertikale elektrische Verbindung (Durchkontaktierungen) können ebenfalls vor dem Bonden in die Chips eingebracht oder nach der Herstellung des Stapels hergestellt werden. Diese [[Silizium-Durchkontaktierung]]en können einzelne oder mehrere Substrate durchlaufen und aktive Schichten miteinander oder mit einem externen ''Bondpad'' verbinden.

Vorteil dieser Methode ist der verhältnismäßig geringe Arbeitsaufwand, da alle ICs auf den Substraten parallel miteinander verbunden werden.

Nachteil der Wafer-on-Wafer-Methode ist, dass sie die [[Ausbeute (Halbleitertechnik)|Ausbeute]] stark reduzieren kann, denn wenn nur einer von ''n'' Teilchips in einem 3D-IC defekt ist, wird der gesamte 3D-IC defekt; einzelne Bondingfehler können sogar alle 3D-IC unbrauchbar machen. Darüber hinaus müssen die zu verbindenden Wafer gleich groß sein; die Wafer vieler exotischer Materialien (z. B. [[III-V-Halbleiter]]) sind jedoch deutlich kleiner (in der Regel max. 100 mm) als [[Silizium]]-Wafer für [[CMOS]]-Logik oder [[DRAM]] (typischerweise 300 mm). Das macht solche heterogenen 3D-Integrationen schwierig bis unmöglich.

=== {{lang|en|Die-on-Wafer}}-Methode ===
Die elektronischen Bauelemente werden auf zwei unterschiedlichen Halbleiter-Substraten aufgebaut. Eines dieser Substrate wird in seine Chips vereinzelt. Anschließend werden die Einzelchips an den Chips des anderen Substrats ausgerichtet und gebondet. Wie bei der Wafer-on-Wafer-Technik können die Abdünnung der Wafer und die Herstellung der Durchkontaktierungen entweder vor oder nach dem Bonden durchgeführt werden. Des Weiteren können vor der abschließenden Vereinzelung der 3D-ICs auch zusätzliche Chips in den Stapel integriert werden.

=== {{lang|en|Die-on-Die}}-Methode ===
Die elektronischen Bauelemente werden auf zwei oder mehr Halbleiter-Substraten aufgebaut, die Teilchips anschließend vereinzelt, aufeinander ausgerichtet und gebondet. Die Abdünnung der Teilchips und die Erzeugung von Durchkontaktierungen können wiederum vor oder nach dem Bonden erfolgen.

Ein großer Vorteil dieser Methode ist, dass jeder Teilchip zunächst für sich [[Test|getestet]] werden kann, so dass fehlerhafte Komponenten frühzeitig entdeckt und aussortiert werden können. Auf diesem Weg kann besser verhindert werden, dass ein einzelner fehlerhafter Chip die Funktion des fertigen 3D-ICs verhindert.<ref name="RealWorldTechnologies">''[http://www.realworldtech.com/3d-integration/ 3D Integration: A Revolution in Design].'' Real World Technologies, 2. Mai 2007.</ref>

Darüber hinaus kann jeder Teilchip des 3D-ICs vorher charakterisiert werden, so dass sie hinsichtlich des Stromverbrauches und der [[Leistung (Physik)#Elektrische_Leistung|Leistung]] optimal gemischt und aufeinander abgestimmt werden können, z. B. für mobile Anwendung mit besonders geringem Stromverbrauch.

== Vorteile ==

Die traditionelle [[Skalierung (Mikroelektronik)|Skalierung]] von Halbleiter-Chips verbessert auch die Signallaufzeit.
Allerdings ist die weitere Skalierung von aktuellen Fertigungs- und Chip-Design-Technologien schwieriger geworden, zum einen wegen der Einschränkungen bezüglich der maximalen Leistungsdichte und, zum anderen, da die elektrischen Verbindungen, anders als die Transistoren, selbst nicht schneller geworden sind. Aus diesem Grund wurden 3D-integrierte Schaltungen vorgeschlagen, um die Herausforderungen bei der weiteren Skalierung durch das Stapeln von herkömmlichen 2D-integrierten Schaltungen und verbinden in der dritten Dimension zu meistern.<ref>''[http://www.devhardware.com/c/a/Computer-Processors/3D-Processor-Technology/ 3D Processors, Stacking Core].'' Developer Shed. 20. September 2005, Seite 1.</ref> Dies verspricht eine Beschleunigung der Kommunikation im Vergleich zu einer planaren Anordnung.<ref>''[http://www.devhardware.com/c/a/Computer-Processors/3D-Processor-Technology/1/ 3D Processors, Stacking Core].'' Developer Shed. 20. September 2005, Seite 2.</ref> Mit 3D-ICs werden viele wichtige Vorteile verbunden, darunter:
*''geringere Grundfläche:'' Bei 3D-ICs passen mehr funktionelle Komponenten auf eine geringere Fläche des Bauelementeträgers, z. B. auf der Leiterplatte. Dies ermöglicht neue Generationen kleiner aber leistungsstarker Geräte.
*''geringere Kosten:'' Die Die-Größe und die erreichbare minimale [[Defektdichte]] begrenzen die theoretisch maximal erreichbare Ausbeute von integrierten Schaltungen. Daher kann die Aufteilung größerer 2D-ICs in mehrere kleinere Teilchips und deren Stapelung in 3D-ICs die Ausbeute erhöhen und so die Herstellungskosten senken. Dies gilt vor allem wenn die Teilchips vor dem Bonden einzeln auf ihre Funktion getestet wurden.<ref>Xiangyu Dong, Yuan Xie: ''System-level Cost Analysis and Design Exploration for 3D ICs.'' In: ''Proceedings of Asia and South Pacific Design Automation Conference, 2009.'' 3A-1 ({{Webarchiv |url=http://www.cse.psu.edu/~yuanxie/Papers/2009-ASPDAC-cost.pdf |text=PDF |wayback=20120406115841}}).</ref><ref>Roger Allen: '' {{Webarchiv |url=http://electronicdesign.com/article/engineering-essentials/3d_ic_technology_delivers_the_total_package.aspx |text=3D IC Technology Delivers The Total Package |wayback=20101031055533}}.'' IN: ''Electronic Design.'' 2. Juli 2010.</ref> Der Kostenvorteil gilt daher weniger für die Wafer-on-Wafer-Methode.
*''heterogene Integration:'' 3D-ICs bieten die Möglichkeit, Teilchips unterschiedlicher Fertigungsprozesse zu integrieren. Dadurch wird es möglich, die Herstellung der einzelnen Komponenten zu einem viel höheren Grad zu optimieren, als wenn sie gemeinsam auf einem Chip hergestellt werden. Darüber hinaus ist damit gemeint, dass man Komponenten unterschiedlicher und inkompatibler Herstellungstechniken in einem 3D-IC zusammenfügen kann.<ref>James J.-Q. Lu, Ken Rose, Susan Vitkavage: '' {{Webarchiv |url=http://www.future-fab.com/documents.asp?d_ID=4396 |text=3D Integration: Why, What, Who, When? |wayback=20080212184059}}'' In: ''Future Fab International.'' Volume 23, 2007 ([http://homepages.rpi.edu/~luj/FutureFab23_Luj_Reprint.pdf PDF]).</ref>
*''Kürzere Signalwege und geringere Leistungsaufnahme:'' Die Verringerung der Leistungsaufnahme führt allgemein zu einer Erhöhung der Batterielaufzeit. Des Weiteren wird dadurch aber auch weniger Abwärme erzeugt, dies führt zu geringen Anforderungen an die Kühlung und ermöglicht wiederum kleinere Geräte. Zu bedenken ist jedoch, dass durch die Stapelung der Wärmeabtransport tendenziell schlechter wird, so dass bei 3D-ICs die Leistungsaufnahme allgemein geringer werden muss und dem Auftreten von lokalen Wärmezentren generell mehr Beachtung geschenkt werden sollte. Neben der allgemeinen Reduzierung von Versorgungsspannungen bei der Skalierung, wird bei 3D-Ics eine geringere Leistungsaufnahme durch kürzere Signalwege erreicht. So kann sich die Leistungsaufnahme für Signale, die nun auf dem Chip verbleiben, um eine Faktor 10–100 verringert werden.<ref>William J. Dally: ''Future Directions for On-Chip Interconnection Networks.'' OCIN Workshop, 7. Dezember 2006 ([http://www.ece.ucdavis.edu/~ocin06/talks/dally.pdf#page=17 Vortragsfolien als PDF]).</ref> Kürzere elektrische Verbindungen reduzieren ebenfalls die benötigte Leistungsaufnahme, da hierbei weniger parasitäre Kapazitäten auftreten.<ref>R. Colin Johnson: ''[http://www.eetimes.com/electronics-news/4077835/3-D-chip-stacks-standardized 3-D chip stacks standardized].'' 10. Juli 2008.</ref>
*''Design/Aufbau:'' Die Nutzung einer zusätzlichen Dimension ermöglicht eine höhere Ordnung in der Verbindungsfähigkeit der Komponenten und so neue Möglichkeiten im Aufbau bzw. Design.
*''Bandbreite:'' Die 3D-Integration erlaubt eine große Anzahl von vertikalen Verbindungen zwischen den einzelnen Chip-Ebenen. Dies ermöglicht die Herstellung von breitbandigen [[Datenbus]]sen zwischen funktionellen Blöcken in unterschiedlichen Ebenen. Ein typisches Beispiel hierfür wäre ein Stapel aus Prozessor und Speicher, bei dem der [[Cache]]-Speicher über den Prozessor platziert wird. Diese Anordnung erlaubt Busse mit viel größerer Bandbreite als derzeit typische Busse mit 128 oder 256 Bit.<ref>{{Literatur |Autor=Dong Hyuk Woo, Nak Hee Seong, Dean L. Lewis, Hsien-Hsin S. Lee |Titel=An optimized 3D-stacked memory architecture by exploiting excessive, high-density TSV bandwidth |Sammelwerk=2010 IEEE 16th International Symposium on High Performance Computer Architecture (HPCA) |Verlag=IEEE |Datum=2010 |ISBN=978-1-4244-5658-1 |Seiten=1–12 |DOI=10.1109/HPCA.2010.5416628}}</ref> Große Busse wiederum lindern das [[Memory-Wall-Problem]],<ref>{{Literatur |Autor=P. Jacob, O. Erdogan, A. Zia, P. M Belemjian, R. P Kraft, J. F McDonald |Titel=Predicting the performance of a 3D processor-memory chip stack |Sammelwerk=IEEE Design & Test of Computers |Band=22 |Nummer=6 |Datum=2005 |Seiten=540–547 |DOI=10.1109/MDT.2005.151}}</ref> das heißt, den Umstand, dass heutige Prozessoren häufig auf Speicherzugriffe warten müssen und so ihre eigentlich Leistungsfähigkeit nicht ausnutzen können.

== Herausforderungen ==

Da diese Technik neu ist, hat sie auch neue Herausforderungen zu überwinden, darunter:
# ''Ausbeute:'' Jeder zusätzliche Fertigungsschritt erhöht das Risiko für zusätzliche Defekte. Damit 3D-ICs trotz der tendenziell höheren Defektrate kommerziell erfolgreich umgesetzt werden, könnten Defekte geduldet oder repariert/ausgebessert werden. Insgesamt muss aber wie bei jeder Technik die Defektdichte verringert werden, damit sich der Einsatz kommerziell lohnt.<ref>Robert Patti: '' {{Webarchiv |url=http://www.future-fab.com/documents.asp?d_ID=4415 |text=Impact of Wafer-Level 3D Stacking on the Yield of ICs |wayback=20140517121030}}.'' In: ''Future Fab Intl.'' Volume 23, 2007</ref>
# ''Wärmeentwicklung und -abfuhr:'' Die im Chip entstehende Verlustwärme muss innerhalb des Stapels abgeführt werden. Speziell thermische Hotspots müssen genauer beachtet werden.
# ''Design-Komplexität:'' Die Ausnutzung aller Vorteile der 3D-Integration erfordert anspruchsvolle Design-Techniken und neue CAD-Tools.<ref>''{{Webarchiv |url=http://www.eetasia.com/ART_8800485666_480300_NT_fcb98510.HTM |text=EDA's big three unready for 3D chip packaging |wayback=20080718203711}}.'' [[EE Times]] Asia, 25. Oktober 2007.</ref>
# ''{{lang|en|[[Through-silicon via|TSV]]}}-verursachter Overhead:'' Im Vergleich zu Gate-Strukturen sind TSVs groß und beeinflussen das Schaltungslayout. Beim 45-nm-Technologieknoten nimmt ein TSV ungefähr die Fläche von 10 µm² ein, was der Fläche von ca. 50 Gate-Strukturen entspricht.<ref name="kim09">{{Literatur |Autor=Dae Hyun Kim, Saibal Mukhopadhyay, Sung Kyu Lim |Titel=Through-silicon-via aware interconnect prediction and optimization for 3D stacked ICs |Sammelwerk=Proceedings of the 11th international workshop on System level interconnect prediction |Verlag=ACM |Ort=New York, NY, USA |Datum=2009 |ISBN=978-1-60558-576-5 |Seiten=85–92 |DOI=10.1145/1572471.1572486}}</ref> Darüber hinaus wird für die Fertigung zusätzlicher Platz für den Platzierungsbereich und darum liegende Sperrzonen für andere IC-Bestandteile benötigt, die den Platzbedarf von TSVs nochmals erhöhen. Abhängig von der gewählten Technologie blockieren TSVs einen Teil der Layout-Ressourcen.<ref name="kim09" /> Bei Via-first-TSVs werden vor der Metallisierung gefertigt, so besetzen sie die Transistorebene und führen zu Platzierungshemmnissen. Im Gegensatz dazu werden bei Via-last-TSVs die TSVs nach der Metallisierung hergestellt und gehen durch den Chip. Damit belegen sie sowohl die Transistor- als auch die [[Metallisierungsebene]]n, was zu Platzierung- und Routing-Hindernissen führt. Während der Einsatz von TSVs allgemein damit verbunden wird, die Signalleitungslänge zu reduzieren, hängt dies in der Realität von der Anzahl der TSVs und deren Eigenschaften ab.<ref name="kim09" /> Außerdem wirkt sich die [[Granularität (Systemarchitektur)|Granularität]] der Blockaufteilung auf die Teilchips auf die Leitungslänge aus. Sie nimmt in der Regel für gemäßigte (Blöcke mit 20 bis 100 Modulen) und grobe (Block-Level-Aufteilung) Granularitäten ab, erhöht sich aber für feine (Gate-Level-Aufteilung) Granularitäten.<ref name="kim09" />
# ''Prüfung der Schaltung:'' Um eine hohe Gesamtausbeute zu erzielen und Kosten zu senken, sind getrennte Prüfungen der unabhängigen Teilchips unerlässlich.<ref name="Borkar" /><ref>{{Literatur |Autor=H.-H. S. Lee, K. Chakrabarty |Titel=Test Challenges for 3D Integrated Circuits |Sammelwerk=IEEE Design & Test of Computers |Band=26 |Nummer=5 |Datum=2009 |Seiten=26–35 |DOI=10.1109/MDT.2009.125}}</ref> Allerdings bringt die enge Integration zwischen benachbarten aktiven Schichten in einem 3D-IC eine erhebliche Menge an Signalverbindungen zwischen den verschiedenen Teilen des gleichen Stromkreismoduls, das auf verschiedene Teilchips aufgeteilt wurde, mit sich. Abgesehen von dem durch die benötigten Durchkontaktierungen eingeführten, massiven Overhead können die Teile eines solchen Moduls, z. B. ein Multiplikator, nicht unabhängig von konventionellen Techniken getestet werden. Dies gilt insbesondere für zeitkritische Pfade.
# ''Fehlende Standards:'' Derzeit gibt es nur wenige Standards für TSV-basierte 3D-IC-Designs, deren Herstellung und Verpackung, auch wenn diese Fragen bereits angegangen werden.<ref>''[http://www.eetimes.com/electronics-news/4077835/3-D-chip-stacks-standardized 3-D chip stacks standardized].'' [[EE Times]] 7. November 2008.</ref><ref>''{{Webarchiv |url=http://www.semi.org/en/press/CTR_042145?id=highlights |text=SEMI International Standards Program Forms 3D Stacked IC Standards Committee |wayback=20140517121812}}.'' SEMI, 7. December 2010 (Pressemeldung).</ref> Darüber hinaus gibt es viele Integrationsmöglichkeiten, die derzeit erforscht werden, z. B. die Ansätze<ref>''{{Webarchiv |url=http://www.i-micronews.com/reports/3D-TSV-Technologies-Scenarios-Via-or-Via-Last-2010-report/108/ |text=ADVANCED PACKAGING : 3D TSV Technologies Scenarios: Via First or Via Last? 2010 report |wayback=20140517114521}}.'' Yole report, 2010.</ref> {{lang|en|via-last}} (TSV-Herstellung nach den Metallisierungsebenen), {{lang|en|via-first}} (TSV-Herstellung vor der Metallisierung) und {{lang|en|via-middle}} (Herstellung parallel zu Metallisierung), [[Interposer]],<ref>'' {{Webarchiv |url=http://www.electroiq.com/articles/ap/2010/08/si--glass-interposers.html |text=Si, glass interposers for 3D packaging: analysts’ takes |wayback=20120722020445}}.'' Advanced Packaging 10. August 2010.</ref> Direct-Bonding etc.
# ''Lieferkette bei der heterogenen Integration:'' Bei heterogen integrierten Systemen ist die Lieferverzögerung eines Bauteils von einem mehrerer Bauteilezulieferer maßgebend für die Verzögerungen des gesamten Produkts, und so verzögern sich die Einnahmen für jeden der beteiligten Zulieferer für den 3D-IC.

== Design-Methoden ==
Je nach der Aufteilung der [[IP-Core|Funktionsblöcke]] auf die einzelnen Teilchips können zwei Design-Methoden unterschieden werden. Die Gate-Level-Integration ist hierbei mit vielfältigen Herausforderungen konfrontiert und erscheint derzeit (2024) weniger praktisch als die Block-Level-Integration.<ref name="knechtel11">{{Literatur |Autor=J. Knechtel, I.L. Markov, J. Lienig |Titel=Assembling 2D blocks into 3D chips |Sammelwerk=Proc. of the 2011 Int. Symp. on Physical Design |Verlag=ACM |Ort=New York, NY, USA |Datum=2011 |ISBN=978-1-4503-0550-1 |Seiten=81–88 |DOI=10.1145/1960397.1960417}} Siehe auch: {{Literatur |Autor=J. Knechtel, I.L. Markov, J. Lienig |Titel=Assembling 2-D Blocks Into 3-D Chips |Sammelwerk=IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems |Band=31 |Nummer=2 |Datum=2012 |Seiten=228–241 |Online=http://www.ifte.de/mitarbeiter/lienig/TCAD_Feb2012_pp.228-241.pdf |Format=PDF |KBytes= |DOI=10.1109/TCAD.2011.2174640}}</ref><ref name="LieDie">J. Lienig, M. Dietrich (Hrsg.): [https://link.springer.com/book/10.1007%2F978-3-642-30572-6 ''Entwurf integrierter 3D-Systeme der Elektronik.''] Springer, 2012, ISBN 978-3-642-30571-9.</ref>

=== Gate-Level-Integration ===
Bei Integration der Schaltung auf Gate- bzw. [[Transistor]]-Ebene werden die [[Standardzelle]]n (Funktionsblöcke) auf mehrere Teilchips aufgeteilt. Diese Integrationsvariante verspricht eine Verkürzung der Leitungswege und große Flexibilität.

Der Vorteil kürzerer Leitungswege kommt jedoch nur zum Tragen, wenn die Teilfunktionsblöcke eine bestimmte Größe nicht unterschreiten. Denn auf der anderen Seite steht die hohe Anzahl notwendiger Durchkontaktierungen für die Verbindungen zwischen den Teilchips. Eine hohe Anzahl von Durchkontaktierungen nimmt teure Chipfläche in Anspruch und erhöht die Komplexität des Designs. Die Gate-Level-Integration erfordert 3D-[[Layoutsynthese|Place-and-Route]]-Software, die derzeit noch nicht verfügbar ist.<ref name="LieDie" />

Des Weiteren impliziert die Aufteilung eines Funktionsblocks auf mehrere Teilchips, dass die Blöcke vor dem Zusammenfügen des 3D-ICs nicht vollständig getestet werden können. So kann der Ausfall eines Bereiches auf einen Teilchip den Ausfall des ganzen 3D-ICs und damit mehrere guter Teilchips verursachen, womit die Ausbeute weiter sinkt.

Darüber hinaus verstärkt diese Methode auch den Einfluss von Prozessvariationen, insbesondere Variation zwischen Teilchips. Daher kann bei einem 3D-Layout die Ausbeute geringer ausfallen als bei einem 2D-IC der gleichen Schaltung.<ref>{{Literatur |Autor=S. Garg, D. Marculescu |Titel=3D-GCP: An analytical model for the impact of process variations on the critical path delay distribution of 3D ICs |Sammelwerk=Quality of Electronic Design, 2009. ISQED 2009. Quality Electronic Design |Verlag=IEEE |Datum=2009 |ISBN=978-1-4244-2952-3 |Seiten=147–155 |DOI=10.1109/ISQED.2009.4810285}}</ref>

Weiterhin erzwingt die Gate-Level-Integration eine Neugestaltung vorhandener Designs, da vor allem bestehende [[IP-Core]]s und [[Electronic Design Automation|EDA-Software]] derzeit nicht für die 3D-Integration bereitstehen.

=== Block-Level-Integration ===
Bei dieser Methode werden nur vollständige Funktionsblöcke auf die Einzelchips verteilt. Die Funktionsblöcke beinhalten zumeist den Großteil des [[Leiterbahn]]<nowiki></nowiki>netzes und sind über eine geringe Anzahl „globaler“ Verbindungen miteinander verknüpft. Darum verspricht die Block-Level-Integration weniger überzählige [[Durchkontaktierung]]en.

Anspruchsvolle 3D-Systeme, in denen [[heterogen]]e Einzelchips miteinander kombiniert werden, erfordern unterschiedliche Herstellungsprozesse an unterschiedlichen [[Technologieknoten]] für schnelle oder stromsparende Logik, verschiedene Speichertypen, Analog- und [[Hochfrequenz|HF]]-Schaltungen etc. Daher scheint die Block-Level-Integration, die getrennte und optimierte Fertigungsverfahren ermöglicht, entscheidend für den Erfolg einer 3D-Integration.

Darüber hinaus kann diese Technik den Übergang von aktuellen 2D- auf 3D-IC-Design erleichtern. Denn grundsätzlich sind 3D-fähige Softwarewerkzeuge nur für die Aufteilung der Funktionsblöcke auf die Einzelchips und für die [[Wärme|thermische]] Analyse notwendig.<ref>{{Literatur |Autor=L.K. Scheffer |Titel=CAD implications of new interconnect technologies |Sammelwerk=Proc. of the 44th Annual Design Automation Conf. |Verlag=ACM |Ort=New York, NY, USA |Datum=2007 |ISBN=978-1-59593-627-1 |Seiten=576–581 |DOI=10.1145/1278480.1278626}}</ref> Die jeweiligen Einzelchips können dagegen mit vorhanden (ggf. angepassten) 2D-Werkzeugen und -Blöcken entwickelt werden.

Dem kommt auch zugute, dass zuverlässige 2D-[[IP-Core]]s breit verfügbar sind, da es einfacher ist, sie zu verwenden und die obligatorischen Durchkontaktierungen in den freien Raum zwischen den Blöcken zu platzieren, als die IP-Blöcke neuzugestalten und darin Durchkontaktierungen einzubetten.<ref name="knechtel11" />

Bereiche, die allein zur (Nach-)Prüfbarkeit entworfen wurden, sind ein wesentlicher Bestandteil der IP-Blöcke und können daher verwendet werden, um [[Test|Prüfungen]] an 3D-Schaltungen zu erleichtern.

Außerdem können viele [[Methode des kritischen Pfades|kritische Pfade]] in die 2D-Blöcke eingebaut werden; dies begrenzt die Auswirkungen auf die Ausbeute durch Variationen bei der Herstellung der Durchkontaktierungen und zwischen den Einzelchips.

== Erwähnenswerte 3D-ICs ==
Bereits im Jahr 2004 präsentierte [[Intel]] eine 3D-Version seiner [[Pentium 4|Pentium-4]]-[[CPU]].<ref>{{Literatur |Autor=B. Black, D. W Nelson, C. Webb, N. Samra |Titel=3D processing technology and its impact on iA32 microprocessors |Sammelwerk=IEEE International Conference on Computer Design: VLSI in Computers and Processors, 2004. ICCD 2004. Proceedings |Verlag=IEEE |Datum=2004 |ISBN=0-7695-2231-9 |Seiten=316–318 |DOI=10.1109/ICCD.2004.1347939}}</ref> Der gestapelte Chip wurde aus zwei Einzelchips gefertigt, bei denen jeweils die Seiten mit den aktiven Komponenten zueinander gewandt und verbunden wurden, was eine dichte [[Durchkontaktierung|Via]]-Struktur erlaubt. Durchkontaktierungen zur Rückseite der Einzelchips wurden für die externen Signalverbindung und die Stromversorgung genutzt. Für den Anordnungs- und [[Verdrahtungsplan]] in 3D ordneten die Designer die Funktionsblöcke jedes Chips mit dem Ziel zur Leistungsreduzierung und Leistungsverbesserung manuell an. Die Aufteilung großer und Hochleistungs-Blöcke sowie eine sorgfältige Neuanordnung erlaubt es, [[Wärme|thermische Hotspots]] zu begrenzen. Das 3D-Design ermöglichte im Vergleich zu den 2D-Pentium-4 einer Leistungssteigerung um 15 % (wegen entfernter [[Pipeline (Prozessor)|Pipeline]]-Stufen) und [[Energieeinsparung]] um ebenfalls 15 % (wegen entfernter [[Repeater]] und reduziertem Verdrahtungsaufwand).

Der [[Teraflop]]-Forschungs-Chip wurde im Jahr 2007 von Intel eingeführt und ist ein experimentelles 80-[[Prozessorkern|Kern]]-Design mit gestapelten Speichereinheiten. Aufgrund der hohen Nachfrage nach Speicher[[bandbreite]] würde ein traditioneller [[Eingabe und Ausgabe|IO]]-Ansatz 10 bis 25 [[Watt (Einheit)|W]] benötigen.<ref name="Borkar">{{Literatur |Autor=S. Borkar |Titel=3D integration for energy efficient system design |Sammelwerk=Proceedings of the 48th ACM/EDAC/IEEE Design Automation Conference (DAC) |Verlag=IEEE |Datum=2011 |ISBN=978-1-4503-0636-2 |Seiten=214–219}}</ref> Um eine Verbesserung zu erreichen, haben die Intel-Designer einen auf der [[Silizium-Durchkontaktierung]] basierten [[Bus (Datenverarbeitung)|Speicherbus]] [[implementiert]]. Jeder Kern ist dabei mit einer Speicherebene des [[Static random-access memory|SRAM]]-Chips über eine 12-[[Gigabit|GB]]/s-Verbindung angebunden. Es ergibt sich eine Bandbreite von insgesamt 1 [[Terabit|TB]]/s, die nur 2,2 W benötigt.

Eine eher [[akademisch]]e Implementierung eines 3D-Prozessors wurde im Jahr 2008 von Mitarbeitern bzw. Studenten um Professor Eby Friedman an der [[University of Rochester]] präsentiert. Der Schaltkreis läuft mit einer [[Taktsignal|Taktfrequenz]] von 1,4 [[GHz]] und war für eine optimierte vertikale Verarbeitung zwischen den gestapelten Chips ausgelegt, die dem 3D-Prozessor Fähigkeiten geben sollte, die ein traditioneller Schaltkreis in einer Ebene nicht erreichen konnte.<ref>Steve Seguin: ''[http://www.tomshardware.com/news/rochester-3d-processor,6369.html World’s First Stacked 3D Processor Created].'' 16. September 2008.</ref> Eine Herausforderung bei der Herstellung des dreidimensionalen Schaltkreises war, dass alle Ebenen harmonisch und ungestört arbeiteten, ohne dass sich Informationen, die zwischen den einzelnen Ebenen ausgetauscht werden, gegenseitig stören.<ref>''[http://www.sciencedaily.com/releases/2008/09/080915105733.htm 3-D Computer Processor: 'Rochester Cube' Points Way To More Powerful Chip Designs].'' Science Daily, 17. September 2008.</ref>

== Simulatoren ==
IntSim<ref>''[http://www.monolithic3d.com/simulators.html IntSim].'' MonolithIC 3D Inc.</ref> ist ein Open-Source-CAD-Programm, mit dem 2D- und 3D-ICs simuliert werden können. Es lässt sich ebenfalls nutzen, um die Leistung,<ref>Peter Clarke: ''[http://www.eetimes.com/electronics-news/4216738/Monolithic-3D-simulator-EDA Monolithic 3D offers IC power simulator].'' eetimes.com, 8. Juni 2011</ref> Größe, Anzahl der Verdrahtungsebenen und die optimale Größe der Verdrahtungsebenen von 2D/3D-Chips basierend auf unterschiedlichen Techniken und Entwurfsparametern vorherzusagen. Nutzer können ebenfalls Skalierungstrends studieren und das Programm für die Optimierung ihrer Chip-Designs anwenden.

== Weiterführendes Material und Quellen ==
=== Literatur ===
''Diverses''
* Philip Garrou, Christopher Bower, Peter Ramm: ''Handbook of 3D Integration, Technology and Applications of 3D Integrated Circuits.'' Vol. 1 and Vol. 2, Wiley-VCH, Weinheim 2008, ISBN 978-3-527-32034-9.
* Yuan Xie, Jason Cong, Sachin Sapatnekar: [https://www.springer.com/de/book/9781441907837 ''Three-Dimensional Integrated Circuit Design: EDA, Design And Microarchitectures.''] Springer, 2009, ISBN 978-1-4419-0783-7.
* [http://www.amkor.com/index.cfm?objectid=8A586C38-F4D0-4CD8-7AD50C7BA98E3417 Advancements in Stacked Chip Scale Packaging (S-CSP), Provides System-in-a-Package Functionality for Wireless and Handheld Applications White Paper]
* ''[http://www.amkor.com/index.cfm?objectid=B173A68F-A106-490B-70B5650D6ACFB6DE Evaluation for UV Laser Dicing Process and its Reliability for Various Designs of Stack Chip Scale Package White Paper].''
* {{Literatur |Autor=Peter Ramm, Armin Klumpp, Josef Weber, Maaike M. V. Taklo |Titel=3D System-on-Chip technologies for More than Moore systems |Sammelwerk=Microsystem Technologies |Band=16 |Nummer=7 |Datum=2009 |Seiten=1051–1055 |Sprache=en |DOI=10.1007/s00542-009-0976-1}}
* {{Literatur |Hrsg=Peter Ramm, James Jian-Qiang Lu, Maaike M. V. Taklo |Titel=Handbook of Wafer Bonding |Verlag=Wiley-VCH |Datum=2012 |ISBN=978-3-527-32646-4 |Kapitel=Kapitel 15: ''Three-Dimensional Integration'' |Sprache=en}}
* Jens Lienig, Manfred Dietrich (Hrsg.): [https://link.springer.com/book/10.1007%2F978-3-642-30572-6 ''Entwurf integrierter 3D-Systeme der Elektronik'']. Springer, 2012, ISBN 978-3-642-30571-9.

''Mögliche Anwendungen''
*2007, 3D-FPGA: {{Literatur |Autor=Mingjie Lin, Abbas El Gamal, Yi-Chang Lu, Simon Wong |Titel=Performance benefits of monolithically stacked 3D-FPGA |Sammelwerk=Proceedings of the 2006 ACM/SIGDA 14th international symposium on Field programmable gate arrays |Verlag=ACM |Ort=New York, NY, USA |Datum=2006 |ISBN=1-59593-292-5 |Seiten=113–122 |DOI=10.1145/1117201.1117219}}
*2010, {{Literatur |Autor=Peter Ramm u. a. |Titel=3D Integration technology: Status and application development |Verlag=IEEE |Datum=2010 |ISBN=978-1-4244-6662-7 |Seiten=9–16 |DOI=10.1109/ESSCIRC.2010.5619857}}
* „[http://www.amkor.com/index.cfm?objectid=9A9D6655-E2FD-713C-AE2761D3B9EFB250 Achieving the 3rd Generation From 3D Packaging to 3D IC Architectures]“, By Lee Smith, Amkor Technology. This article originally appeared in Future Fab International Issue 34, July 6, 2010
* „[http://www.amkor.com/index.cfm?objectid=8A586C38-F4D0-4CD8-7AD50C7BA98E3417 Advancements in Stacked Chip Scale Packaging (S-CSP), Provides System-in-a-Package Functionality for Wireless and Handheld Applications]“, White Paper
* „[http://www.amkor.com/index.cfm?objectid=B173A68F-A106-490B-70B5650D6ACFB6DE Evaluation for UV Laser Dicing Process and its Reliability for Various Designs of Stack Chip Scale Package]“, White Paper
* „[http://www.amkor.com/index.cfm?objectid=AC1A3242-F9FC-76B7-D0D77E166839BF9B Factors Affecting Electromigration and Current Carrying Capacity of Flip Chip and 3D IC Interconnects]“, White Paper
* „[http://www.amkor.com/index.cfm?objectid=437C1C10-5056-AA0A-E2626E3C762307FF Joint Project for Mechanical Qualification of Next Generation High Density Package-on-Package (PoP) with Through Mold Via Technology]“, White Paper
* „[http://www.amkor.com/index.cfm?objectid=CAB8D948-F34D-8E73-72961B951D0877D7 High Density PoP (Package-on-Package) and Package Stacking Development]“, White Paper

=== Einzelnachweise ===
<references />

[[Kategorie:Halbleitertechnik]]

3D-Integration - Versionsgeschichte

imported>Thomas Dresler: Format