Quelltext der Seite Silicon-on-Insulator

Der englische Begriff '''{{lang|en|Silicon-on-Insulator}}''' (SOI, deutsch »[[Silizium]] auf einem Isolator«) bezeichnet einen speziellen [[Isolierschicht-Feldeffekttransistor]], bei dem eine dünne Siliziumschicht (SOI) durch eine [[Isolierstoff|isolierende Schicht]] (meist {{lang|en|buried-oxide}}, BOX, dt. »vergrabenes Oxid«, genannt) vom Silizium-Substrat getrennt ist. Dieser Aufbau ermöglicht kürzere [[Schaltzeit]]en und geringere [[CPU-Leistungsaufnahme|Leistungsaufnahmen]], besonders bezüglich der [[Leckstrom|Leckströme]]. Außerdem ergibt sich eine verringerte Empfindlichkeit gegenüber [[Ionisierende Strahlung|ionisierender Strahlung]].

== Hintergrund und Industrieanforderungen ==
[[Datei:Aufbau CMOS-Chip 2000er.svg|mini|Schematischer Aufbau eines CMOS-Chips in den 2000ern (Ausschnitt). Im Fertigungsabschnitt FEOL ist u.&nbsp;a. die Darstellung der SOI-Technik zu sehen.]]
Die Entwicklung von [[Mikroelektronik]]-Produkten ist getrieben durch eine stetige Erhöhung der Berechnungsleistung. Dies wird vor allem durch die Verkleinerung der Transistor-Strukturen erreicht, mit der zum einen mehr Bauelemente auf gleicher Fläche realisiert werden können, zum andern diese Bauelemente aber weniger elektrische Leistung benötigen und höhere Schaltfrequenzen ermöglichen.
Mit zunehmender Verkleinerung und Erhöhung der Komplexität, vgl. [[mooresches Gesetz]], stößt die Fertigung immer wieder auf natürliche und technische Grenzen, die unter anderem mit neuen Techniken kompensiert werden können.
Im Vergleich zu konventionellen [[CMOS]]-Transistoren in Bulk-[[Planartechnik]] werden mit der SOI-Technik bei vergleichbaren Fertigungsmethoden (vgl. [[Halbleitertechnik]]) verschiedene Vorteile für neue bzw. bessere Produkte bestimmter Anwendungen verbunden, die teilweise sogar mit [[FinFET]]-Technik vergleichbar sind:<ref>{{Internetquelle |autor=Horacio Mendez |url=http://www.soiconsortium.org/pdf/Consortium_9april09_final.pdf |titel=Silicon-on-Insulator – SOI technology and ecosystem – Emerging SOI applications |werk= |hrsg= |datum=2009-04-09 |format=PDF |abruf=2021-05-22 |archiv-url=https://web.archive.org/web/20170701003115/http://www.soiconsortium.org/pdf/Consortium_9april09_final.pdf |archiv-datum=2017-07-01 |offline=ja |archiv-bot=2023-01-09 23:01:28 InternetArchiveBot }}</ref>
* geringere elektrische Leistungsaufnahme (30–40 % bei gleicher [[Rechenleistung]]) unter anderem durch:
** geringere [[Schwellspannung]]en, z.&nbsp;B. durch geringeren [[DIBL-Effekt]]
** geringere Leckströme zum Substrat (Nutzung einer Isolationsschicht statt einer [[p-n-Übergang]]-Isolation)
* höhere Rechenleistung bzw. Schaltgeschwindigkeit bei vergleichbarer Leistungsaufnahme
** geringere parasitäre [[elektrische Kapazität]] aufgrund der Isolation vom Bulk-Silizium (Verringerung der zum Schalten benötigten Ladungen)
** Nutzung von „{{lang|en|back/body biasing}}“<ref>{{Internetquelle |url=https://soiconsortium.org/2013/11/02/back-biasing-for-fd-soi-a-simple-way-to-meet-powerperformance-targets/ |titel=Back-biasing for FD-SOI – a simple way to meet power/performance targets |werk=SOI Industry Consortium |datum=2013-11-02 |abruf=2021-05-22 |archiv-url=https://web.archive.org/web/20210522113736/https://soiconsortium.org/2013/11/02/back-biasing-for-fd-soi-a-simple-way-to-meet-powerperformance-targets/ |archiv-datum=2021-05-22 |offline=ja |archiv-bot=2024-05-10 16:18:47 InternetArchiveBot }}</ref>
* höhere Zuverlässigkeit und inhärente [[Strahlungshärtung#Physikalisch|Strahlungshärtung]] (Verringerung der [[Soft Error|Soft-Error-Rate]] um Faktor 10) auch bei höheren Temperaturen und kein Auftreten des [[Latch-up-Effekt]]s aufgrund der vollständigen Isolierung der n- und p-Wannen-Strukturen
* Verringerung der Komplexität und Variation
** geringere Anforderungen an die Bauelement-Isolation (vgl. [[Grabenisolation]])
** keine Body- oder Well-Taps werden benötigt
** vereinfachte Integration von Digital-, Analog- und [[Hochfrequenz]]-Komponenten bei [[System-on-a-Chip]]-Produkten (SoCs)
* geringerer Gütefaktor bei Hochfrequenz-Anwendungen

Aus Sicht der Fertigung sind SOI-Substrate mit den meisten konventionellen Fertigungsprozessen der Bulk-Planartechnik kompatibel. Das bedeutet, dass bei Kauf der SOI-Substrate für die Fertigung von SOI-Produkten keine speziellen Anlagen oder ein Umrüsten einer bestehenden [[Halbleiterfabrik]] notwendig sind. Herausforderungen können sich jedoch im Bereich der elektrischen und optischen [[Messtechnik]] ergeben, da die vergrabene Oxidschicht zu berücksichtigen ist.
Des Weiteren sind die Kosten der SOI-Substrate – je nach Anforderungen für die Variation der SOI-Dicke – höher als die Kosten (normaler) epitaxierter Bulk-Substrate. Diese Kosten sollen schätzungsweise 10–15 % der gesamten Herstellungskosten betragen.<ref>{{cite web|url=https://www.cnet.com/news/ibm-touts-chipmaking-technology/|title=IBM touts chipmaking technology|date=2001-03-29|website=cnet.com|access-date=2018-04-22}}</ref>

== Varianten ==
SOI-Transistoren können hinsichtlich ihrer Betriebsweise in zwei Typen eingeteilt werden: {{lang|en|fully-depleted}} (FD, dt. »vollständig [[Verarmung (Halbleiter)|verarmt]]«) und {{lang|en|partially-depleted}} (PD, dt. »teilweise verarmt«). Der Aufbau beider Typen unterscheidet sich im Wesentlichen in der Dicke der SOI-Schicht. PD-SOI-Transistoren weisen generell eine dickere SOI-Schicht auf, die im unteren Bereich nicht verarmt ist. Hingegen ist bei FD-SOI-Transistoren die SOI-Schicht ausreichend dünn, um über die Gate-Spannung vollständig verarmt zu werden. Dies bietet weitere Vorteile, wie eine geringere [[Schwellspannung]], geringere Leckströme und ein reduzierter Hystereseeffekt ([[Floating-Body-Effekt]]).

== Geschichte ==
Die SOI-Technik wurde 1963 bei [[North American Aviation]] (heute [[Boeing]]) entwickelt. Erste Anwendungen mit allgemeiner Verfügbarkeit waren z.&nbsp;B. die [[RCA1802|CDP-1802]]-CPU von RCA sowie CPU der [[HP-41]]-Serie von Hewlett Packard.<ref>{{Internetquelle |autor=George Imthurn |url=http://www.psemi.com/articles/History_SOS_73-0020-02.pdf |titel=The History of Silicon-on-Sapphire |format=PDF 300&nbsp;kB |sprache=en |abruf=2014-10-07 |archiv-url=https://web.archive.org/web/20120624151227/http://www.psemi.com/articles/History_SOS_73-0020-02.pdf |archiv-datum=2012-06-24 |offline=ja |archiv-bot=2023-01-09 23:01:28 InternetArchiveBot }}</ref> [[IBM]] setzte 1998<ref>{{Internetquelle |autor=William O’Leary |url=http://www-03.ibm.com/press/us/en/pressrelease/2521.wss |titel=IBM Advances Chip Technology With Breakthrough For Making Faster, More Efficient Semiconductors |datum=1998-08-03 |sprache=en |abruf=2014-10-07}}</ref> bei der Produktion von PowerPC-Chips ein, [[AMD]] ab 2003 für die [[AMD K8|AMD-K8]]-Architektur.<ref>{{Internetquelle |url=http://chip-architect.com/news/2000_11_07_process_130_nm.html |titel=Intel and Motorola/AMD's 130&nbsp;nm processes to be revealed. |hrsg=Chip Architect |datum=2000-11-07 |abruf=2014-10-07}}</ref> Hierbei handelte es sich um PD-SOI-Transistoren, erste FD-SOI-Transistoren wurden erstmals 2002 von [[Oki Electric Industry]] (heute Lapis Semiconductor) als Teil von [[Casio]]s [[G-Shock]]-Uhren kommerziell vertrieben.<ref>{{Literatur |Autor=Takayasu Sakurai, Akira Matsuzawa, Takakuni Douseki |Titel=Fully-Depleted SOI CMOS Circuits and Technology for Ultralow-Power Applications |Verlag=Springer |Ort=New York/London |Datum=2006 |ISBN=0-387-29217-9 |Seiten=14}}</ref> Okis-Architektur benötigte allerdings keine sehr dünne SOI-Schicht mit Schichtdicken im Bereich eines Viertels bis Drittels der Gate-Länge, wie sie für heutige FD-SOI-Schaltkreise für hohe Leistung genutzt werden. 2012 wurde der [[NovaThor]]-Prozessor von [[ST-Ericsson]] als erstes FD-SOI-Produkt angekündigt. Dieser nutzte STMicroelectronics 28-nm-FD-SOI-Technologie, die ST noch im selben Jahr mit eigener Fertigung anderen Kunden zur Verfügung stellte. Als erste große Halbleiterhersteller kündigten 2015 [[Globalfoundries]] die Entwicklung eines 22-nm-FD-SOI-Technologieknotens (22FDX<ref>{{Internetquelle |url=https://www.dreamchip.de/fileadmin/user_upload/22FDX_Press_Release_German.pdf |titel=GLOBALFOUNDRIES stellt in Dresden weltweit erste 22&nbsp;nm FD-SOI Technologie-Plattform vor |hrsg=Globalfoundries |datum=2015-07-13 |format=PDF |abruf=2017-10-24}}</ref>) bzw. Samsung die Entwicklung eines 28-nm-FD-SOI-Technologieknotens (28FDS<ref>{{Internetquelle |autor=Peter Clarke |url=https://www.eetimes.com/document.asp?doc_id=1328551 |titel=Samsung Running 28&nbsp;nm FDSOI Chip Process |werk=EETimes |abruf=2017-10-24}}</ref>) auf Basis der 28-nm-FD-SOI-Technologie von STMicroelectronics an. Bereits 2016 folgte die Ankündigung des 12-nm-FD-SOI-Technologieknotens von Globalfoundries (12FDX), setzte die Entwicklung aber später für unbestimmte Zeit aus und konzentrierte sich auf die Diversifizierung seiner 22-nm-FD-SOI-Plattform.<ref>{{Internetquelle |autor= |url=https://globalfoundries.com/press-release/globalfoundries-extends-fdxtm-roadmap-12nm-fd-soi-technology |titel=GLOBALFOUNDRIES Extends FDX<sup>TM</sup> Roadmap with 12&nbsp;nm FD-SOI Technology |hrsg=Globalfoundries |datum=2016-09-08 |abruf=2017-10-24}}</ref><ref>{{Internetquelle |url=https://www.eenewseurope.com/news/globalfoundries-extends-22nm-fdsoi-holds-12nm |titel=Globalfoundries extends 22&nbsp;nm FDSOI, holds 12&nbsp;nm |werk=eeNews Europe |datum=2020-09-28 |abruf=2021-05-22}}</ref>

Wichtige Hersteller von Prozessoren mit SOI-Technik sind Globalfoundries, [[Freescale]] und IBM.<ref>{{Internetquelle |autor=Christof Windeck |url=http://heise.de/-219759 |titel=Globalfoundries entwickelt T-RAM mit |werk=Heise Online |datum=2009-05-20 |abruf=2014-01-07}}</ref> Die Branchenführer [[Intel]] und [[TSMC]] haben bislang keine Produkte in SOI-Technik vorgestellt.

== Aufbau und Herstellung der SOI-Substrate ==
[[Datei:Smart Cut SOI Wafer Manufacturing Schema.svg|mini|hochkant|Schematischer Ablauf für die Herstellung von SOI-Wafer mittel Smart-Cut-Verfahren.]]

In der Literatur wird eine Vielzahl von Herstellungsverfahren für SOI-Wafern beschrieben.<ref>Jean-Pierre Colinge: ''Silicon-on-Insulator Technology: Materials to VLSI.'' Springer Verlag, 1991, ISBN 978-0-7923-9150-0, S. 10 ff.</ref> Dazu zählen verschiedene Verfahren, die es ermöglichen, eine dünne Siliziumschicht auf einem Wafer aus isolierendem Material herzustellen, beispielsweise [[Saphir]] (vgl. [[Silicon-on-Sapphire]]). Für die späteren Transistoren werden in der Regel Schichten aus einkristallinem Silizium benötigt/bevorzugt; Hauptgründe sind die deutlich besseren elektrischen Eigenschaften. Da bei den meisten Beschichtungsverfahren jedoch keine einkristalline Siliziumschicht abgeschieden wird (Ausnahme sind entsprechende [[Epitaxie]]verfahren), umfassen die SOI-Fertigungstechniken auch Rekristallisationsschritte.
Weitere Möglichkeiten SOI-Wafer herzustellen, sind Verfahren, die auf [[Ionenimplantation]] basieren (z.&nbsp;B. SIMOX) oder spezielle Schichttransfertechniken wie „{{lang|en|Smart Cut}}“.

Bei der '''SIMOX-Technik''' (engl. {{lang|en|separation by implanted oxygen}}) werden Sauerstoffionen in einen Silizium-Wafer eingebracht. Durch Ionenimplantation ist es möglich, die Tiefe (wenige 100&nbsp;nm) und die Breite (ca. 50&nbsp;nm) des Bereichs, in dem die Sauerstoffionen eingebracht werden, zu steuern. Um nun eine „vergrabene“ Siliziumdioxidschicht zu erzeugen, wird durch einen Hochtemperaturschritt der Kristall „ausgeheilt“, dabei reagiert der eingebrachte Sauerstoff (nach der Implantation hauptsächlich auf Zwischengitterplätzen) mit dem Silizium und bildet eine isolierende Schicht aus Siliziumdioxid. Ähnliche Techniken gibt es auch mit [[Stickstoff]] (engl. {{lang|en|separation by implanted nitrogen}}, SIMNI) oder [[Kohlenstoff]] (engl. {{lang|en|silicon carbide on insulator}}, SiCOI).

Das sogenannte „Smart-Cut“-Verfahren<ref>{{Patent|Land = US|V-Nr = 5374564A |Titel = Process for the production of thin semiconductor material films|V-Datum = |A-Datum = 1992-09-15|Erfinder = Michel Bruel}}</ref> basiert ebenfalls auf der Ionenimplantation und nutzt zusätzlich das [[Waferbonden]]. Bei diesem Verfahren werden zunächst [[Wasserstoff]]ionen in einen zuvor oxidierten Siliziumwafer eingebracht. Im nächsten Schritt wird dann dieser Wafer mit einem weiteren noch nicht oxidierten Wafer verbunden („bonden“). Anschließend wird der erste Wafer im Implantationsbereich der Wasserstoffionen gespalten. Dies erfolgt üblicherweise bei Temperaturen um die 500&nbsp;°C oder größer. Dabei wird in Zusammenhang mit den implantierten Wasserstoffionen eine mechanische Spannung im Wafer erzeugt, die diese Spaltung bewirken kann, und anschließend bis auf wenige [[Meter#Mikrometer|Mikrometer]] abgedünnt.<ref>{{Literatur |Autor=W. Schwarzenbach u.&nbsp;a. |Titel=Advanced FD-SOI and Beyond Low Temperature SmartCut™ Enables High Density 3-D SoC Applications |Sammelwerk=IEEE Journal of the Electron Devices Society |Band=7 |Datum=2019 |Seiten=863–868 |DOI=10.1109/JEDS.2019.2916460}}</ref>

== Anwendung in der Optik ==
Neben der bereits in der Einleitung erwähnten Anwendung als Substrat für stromsparende integrierte Schaltkreise bei einigen aktuellen Spitzenprodukten findet SOI auch in anderen Bereichen Anwendung. In der Optik ist SOI eine verbreitete Technik, um optische Komponenten zu integrieren.<ref>{{Patent|Erfinder=Yoshiaki Shimooka|Titel=Semiconductor device using buried oxide layer as optical wave guides|Land=US|V-Nr=7574090|V-Datum=2007-11-15 }}</ref> Silizium ist bei [[Wellenlänge]]n größer 1.100&nbsp;nm transparent. Dadurch kann es bei gängigen Wellenlängen in der optischen Kommunikation als [[Lichtwellenleiter]] eingesetzt werden.<ref>{{Patent|Erfinder=Martin Gottheil, Michael Hiegler|Titel=Leuchtmodul für eine Beleuchtungseinrichtung eines Kraftfahrzeugs mit auf einem Siliziumsubstrat angeordneten Halbleiterlichtquellen|Land=EP|V-Nr=2469596|V-Datum=2012-06-27}}</ref> Silizium hat im nahen Infrarot einen [[Brechungsindex]] von etwa 3,5, wohingegen der Brechungsindex von Siliziumdioxid nur etwa 1,5 beträgt. Daher ist es möglich, in einer strukturierten Siliziumschicht einer SOI-Struktur durch [[Totalreflexion]] Licht zu führen. Heute werden unter anderem Wellenleiter, Koppler, [[Arrayed-Waveguide Grating|Wellenlängenmultiplexer]] und [[Photodiode]]n auf SOI-Wafern gefertigt.<ref>{{Internetquelle |autor=Paul Müllner |url=http://othes.univie.ac.at/13239/1/2011-01-13_9408217.pdf |titel=Fundamental Characteristics of the SOI Slot Waveguide Structure |datum=2010-12-20 |format=PDF 59&nbsp;MB |abruf=2014-10-07}}</ref>

== Literatur ==
* Jean-Pierre Colinge: ''Silicon-on-Insulator Technology: Materials to VLSI.'' Springer, 1991, ISBN 978-0-7923-9150-0.
* {{Literatur
   |Autor=Takayasu Sakurai, Akira Matsuzawa, Takakuni Douseki
   |Titel=Fully-Depleted SOI CMOS Circuits and Technology for Ultralow-Power Applications
   |Verlag=Springer
   |Ort=New York/London
   |Datum=2006
   |ISBN=0-387-29217-9}}

== Weblinks ==
* ''[http://www.amdboard.com/soispecial.html AMD & SOI (Silicon on insulator) Special].'' Auf: ''AMDboard.com'' (zuletzt geprüft am 27. Februar 2008)&nbsp;– Informationen über die Entwicklung der SOI-Technik.

== Einzelnachweise ==
<references />

[[Kategorie:Halbleitertechnik]]
[[Kategorie:Silicium]]