Quelltext der Seite AMD Bulldozer

'''Bulldozer''' ist eine von [[AMD]] entwickelte [[Mikroarchitektur]] für [[x86-Prozessor]]en mit [[AMD64|64-Bit-Erweiterung]] und Nachfolger von [[AMD K10]]. Erste Prozessor-Modelle auf Bulldozer-Basis  wurden unter dem Markennamen [[AMD FX]] im Oktober 2011 vorgestellt. Das wichtigste Architekturmerkmal ist das sogenannte „[[Hardwareseitiges Multithreading|Core Multithreading]]“ (CMT), einige Elemente wurden aber auch aus der AMD-K10-Architektur übernommen.<ref>{{Webarchiv|url=http://ht4u.net/reviews/2011/amd_bulldozer_fx_prozessoren/index8.php |wayback=20111014043223 |text=''Die Bulldozer-Architektur, Artikel zum offiziellen Start der Prozessoren.'' |archiv-bot=2023-06-04 14:58:36 InternetArchiveBot }} In: ''ht4u.net''</ref> Die Bulldozer-Architektur inklusive der Optimierung [[#Piledriver|Piledriver]] wurde von der [[AMD Steamroller|Steamroller-Architektur]] abgelöst.

== Architekturmerkmale ==
[[Datei:AMD Bulldozer block diagram (CPU core block).png|mini|hochkant=2|Blockdiagramm eines '''Bulldozer-Moduls''']]
Der komplett neu entwickelte Bulldozer war AMDs größte Mikroarchitekturveränderung seit der Einführung von AMD64 im Jahre 2003. Bulldozer basiert im Unterschied zu AMD K10 auf Modulen. Ein Modul hat zwei 128-Bit-[[Gleitkommaeinheit]]en (FPUs), die bei Bedarf zu einer 256-Bit-breiten Gleitkommaeinheit kombiniert werden können. Der FPU stehen pro Modul zwei [[Integer (Datentyp)|Integercluster]] mit je zwei [[Arithmetisch-logische Einheit|ALUs]] und zwei AGUs („adress generation units“) zur Seite. Pro Modul gibt es einen von allen Einheiten des Moduls geteilten [[L2 Cache]]. Betriebssysteme erkennen ein Modul als zwei logische [[Prozessorkern]]e. Ein Bulldozer-[[Die (Halbleitertechnik)|Die]] beherbergt maximal vier Module. Damit können maximal acht [[Thread (Informatik)|Threads]] gleichzeitig abgearbeitet werden. Der größte Bulldozer-Ableger (Interlagos) setzt sich aus zwei Siliziumplättchen zusammen und kommt mit seinen 16 Threads nicht ganz an den zu der Zeit größten [[Intel]] Xeon (Haswell-EP) heran, der mit max. 18 Kernen und [[Hyper-Threading]] auf 36 Threads kommt.<ref>{{Webarchiv |url=http://www.tomshardware.de/AMD-Interlagos-Opteron-Bulldozer-ISC-2011,news-245877.html |text=AMD zeigt Interlagos-Prozessoren mit 16 Kernen |wayback=20140829100255}}, tomshardware.de, 28. Juni 2011</ref><ref>{{Webarchiv |url=http://products.amd.com/en-us/OpteronCPUDetail.aspx?id=767 |text=AMD Opteron™ Processor Solutions |wayback=20141020210947}}, products.amd.com</ref><ref>{{Internetquelle |autor =  Benjamin Benz |titel = Xeon-Prozessor mit 18 Kernen |url = https://www.heise.de/newsticker/meldung/Xeon-Prozessor-mit-18-Kernen-2235856.html |werk = heise online | datum=2014-06-20 |zugriff = 2021-06-07}}</ref><ref>{{Internetquelle |titel = Intel® Xeon® Processor E5-2699 v3 (45M Cache, 2.30&nbsp;GHz) Product Specifications |url = https://ark.intel.com/content/www/us/en/ark/products/81061/intel-xeon-processor-e5-2699-v3-45m-cache-2-30-ghz.html |zugriff = 2021-06-07}}</ref>

=== Modul ===
Die von AMD bei Bulldozer eingeführte ''Clustered-Integer-Core''-Architektur wurde ursprünglich von [[Digital Equipment Corporation|DEC]] entwickelt und erstmals 1996 mit der [[RISC]]-CPU [[Alpha-Prozessor|Alpha 21264]] vorgestellt.

Das Modul ist ein Kompromiss zwischen echtem Dualcore, wo jedem Thread alle Funktionseinheiten des Prozessorkerns zur Verfügung stehen, und einem Singlecore mit [[Simultaneous Multithreading]] (SMT). Das Konzept spart Fläche im Vergleich zum gewöhnlichen Dualcore. Ein Modul ist in verschiedene einfach und doppelt vorhandene Einheiten aufgeteilt, die sich zudem manche Ressourcen teilen. Es hat zwei Integer-Einheiten (Ganzzahl) und eine 256-Bit-Floatingpoint-(Gleitkommazahl)-Einheit, die bei Bedarf in zwei 128-Bit-FPUs aufgeteilt werden kann. Die Fetch-und-Decode-Einheit sind ebenfalls nur einfach vorhanden und teilen die Last auf die jeweiligen Einheiten auf. Ein Modul verfügt über einen 2-MB-Shared-L2-Cache, einen 16-kB-4-Wege-L1-Datacache pro Integercluster und einen 64-kB-2-Wege-L1-Instructionscache. Die beiden unabhängigen Integercluster sind jeweils mit zwei ALUs und zwei AGUs ausgestattet, was maximal vier Arithmetik- und Speicheroperationen pro Modul und Takt erlaubt.<ref>{{Internetquelle |autor = Volker Rißka |titel = AMD Bulldozer im Test: Ein schwarzer Mittwoch (Seite 8) |url = https://www.computerbase.de/2011-10/test-amd-bulldozer/8/#abschnitt_back_end |werk = ComputerBase |zugriff = 2021-06-07}}</ref> Jedes Modul besitzt zwei symmetrische 128-Bit-FMAC-Gleitkommapipelines, die bei Bedarf in eine 256-Bit-breite Einheit umfunktioniert und damit für einen [[Fused multiply-add|FMA-Befehl]] verwendet werden können. FMA rundet anders als der ''Multiply-Add''-Befehl erst nach Ende der kompletten Berechnung das Ergebnis. Alle Module einer CPU teilen sich den ggf. vorhandenen L3-Cache sowie das Dual-Channel Interface.

=== Befehlssatzerweiterungen ===
AMD unterstützt mit der Bulldozer-Mikroarchitektur diverse Instruktionen wie Intels AVX („[[Advanced Vector Extensions]]“), [[Streaming SIMD Extensions 4|SSE4.1, SSE4.2]], [[AES-NI]], [[CLMUL]], als auch von AMD entwickelte Instruktionen (XOP, [[FMA x86|FMA4]]). Das von AMD entwickelte [[3DNow!]] fällt mit dieser Generation erstmals weg.<ref>{{Internetquelle |autor = Volker Rißka |titel = AMD Bulldozer im Test: Ein schwarzer Mittwoch (Seite 9) |url = https://www.computerbase.de/2011-10/test-amd-bulldozer/9/#abschnitt_avx_aes__co |werk = ComputerBase |zugriff = 2021-06-07}}</ref>

== Implementierung ==
[[Datei:AMD Bulldozer block diagram (8 core CPU).PNG|mini|upright=2|AMD Bulldozer block diagram (8 core CPU)]] Mikroprozessoren auf Bulldozer-Basis wurden 2011 von AMD zunächst nur in der „Enthusiasten“-Serie (als [[AMD FX]]) und im Serverbereich (als [[AMD Opteron]]) in den Markt eingeführt. Für die Verwendung in Servern werden sowohl CPUs mit zwei [[Die (Halbleitertechnik)|Dies]] unter einem Integrated Heatspreader (IHS) mit dem Codenamen [[AMD Opteron (K10)#Interlagos|Interlagos]] (bis zu 16 Threads) auf dem Sockel G34 vertrieben, als auch CPUs mit einem Die unter dem IHS mit dem Codenamen Valencia (4 bis 8 Threads) auf dem Sockel C32. Diese sind, anders als bei den Consumer-Versionen, als [[Land Grid Array|LGA]]-CPUs konzipiert. Alle bisherigen CPUs auf Bulldozer-Basis, einschließlich der aktuellen Piledriver-Revision, werden bei [[Globalfoundries|GlobalFoundries]] im 32-Nanometer-[[Silicon on Insulator|SOI]]-[[HKMG]]-Verfahren gefertigt. Ein Modul des Orochi-Dies, das die Basis für CPUs der Typen Zambezi (FX-Serie) und Valencia (Opteron-Serie) bildet, beinhaltet auf einer Fläche von 30,9&nbsp;mm² ca. 213 Millionen Transistoren.

== Piledriver ==
'''Piledriver''' heißt die erste Überarbeitung von AMDs Umsetzung der ''Clustered-Integer-Core''-Architektur. Sie wurde im Jahr 2012 vorgestellt und sollte in allen Anwendungsbereichen Einzug halten: im Server-Segment weiterhin als Opteron, im [[Accelerated Processing Unit|APU]]-Segment unter dem Codenamen [[AMD Fusion#Trinity|Trinity]] sowie als Ersatz für die erste Generation der FX-CPUs.

Neben Verbesserungen bei der [[Sprungvorhersage]] und der Auslastung der [[Pipeline (Prozessor)|Pipelines]] wurden folgende Neuerungen eingeführt:<ref>{{Internetquelle |autor = Don Woligroski |titel = AMD A10-4600M Review: Mobile Trinity Gets Tested |url = https://www.tomshardware.com/reviews/a10-4600m-trinity-piledriver,3202.html |werk = Tom’s Hardware |zugriff = 2021-06-07|kommentar=Abschnitt The CPU Side: An All-New Piledriver Core|datum= 2012-05-15}}</ref>
* Unterstützung von [[FMA x86|FMA3]], welches von Intel erst mit der [[Intel-Haswell-Mikroarchitektur|Haswell-Architektur]] eingeführt wurde
* Instruktionen zur Bit(masken)manipulation: BMI1 (Intel-kompatibel) und TBM (AMD-spezifisch)
* Unterstützung für Gleitkommazahlen halber Genauigkeit: [[F16C]]
* Überarbeiteter und schnellerer L2-Cache
* Neue Clock-Mesh (nur bei [[AMD Fusion#Trinity|Trinity]]-Version)
* Doppelt so großer Level 1 [[Translation Lookaside Buffer|TLB]] für Daten (64 statt 32 Einträge)

Neben ''Trinity'' basiert auch das 2013 vorgestellte [[Stepping (Mikroprozessoren)|Prozessor-Stepping]] [[AMD Fusion#Richland|''Richland'']] auf Piledriver-CPU-Kernen.

== Weblinks ==
* [http://www.planet3dnow.de/cgi-bin/newspub/viewnews.cgi?category=1&id=1330775558 ''Bulldozer-Architektur unter der Lupe: Schwachstellen identifiziert.''] In: ''Planet 3DNow!''
* [http://www.anandtech.com/show/5057/the-bulldozer-aftermath-delving-even-deeper ''The Bulldozer Aftermath: Delving Even Deeper.''] In: ''AnandTech''

== Einzelnachweise ==
<references />

{{Navigationsleiste AMD-Prozessoren}}

[[Kategorie:AMD-Prozessor|Bulldozer]]