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MIPS-Architektur

aus Wikipedia, der freien Enzyklopädie
(Weitergeleitet von R4300)
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MIPS R4400-Prozessor von Toshiba
Datei:MIPS R3000A die.JPG
Prozessorkern (Die)-Foto eines MIPS R3000A auf einem Wafer
Datei:MIPS R4000 die.JPG
Prozessorkern (Die)-Foto eines MIPS R4000 auf einem Wafer

Die MIPS-Architektur ({{#invoke:Vorlage:lang|full|CODE=en|SCRIPTING=Latn|SERVICE=englisch}}; {{#invoke:Vorlage:lang|full|CODE=de|SCRIPTING=Latn|SERVICE=deutsch}} etwa „Mikroprozessor ohne verschränkte Pipeline-Stufen“) ist eine Befehlssatzarchitektur im RISC-Format.

Geschichte

Die MIPS-Architektur wurde ab 1981 von John L. Hennessy und seinen Mitarbeitern an der Stanford-Universität entwickelt. Die Weiterentwicklung erfolgte ab 1984 bei der neugegründeten Firma MIPS Computer Systems Inc., heute MIPS Technologies.

MIPS war ursprünglich eine 32-Bit-Architektur, die 64-Bit-Erweiterung folgte 1991 und wurde mit dem R4000-Prozessor eingeführt. Viele RISC-Architekturen aus dieser Zeit beeinflussten sich gegenseitig, hierzu gehören Sun SPARC, DECs Alpha-Prozessor und Hewlett-Packards PA-RISC. Die MIPS-Architektur nutzt das Register/Register-Ausführungsmodell.<ref>{{#if:|{{#iferror: {{#iferror:{{#invoke:Vorlage:FormatDate|Execute}}|}}| |}}}}{{#if:|{{{autor}}}: }}{{#if:|{{#if:MIPS architecture overview|[{{#invoke:Vorlage:Internetquelle|archivURL|1={{#invoke:URLutil|getNormalized|1={{{archiv-url}}}}}}} {{#invoke:Vorlage:Internetquelle|TitelFormat|titel=MIPS architecture overview}}]{{#if:| ({{{format}}})}}{{#if:| {{{titelerg}}}{{#invoke:Vorlage:Internetquelle|Endpunkt|titel={{{titelerg}}}}}}}}}|{{#if:http://tams.informatik.uni-hamburg.de/applets/hades/webdemos/mips.html%7C{{#if:{{#invoke:TemplUtl%7Cfaculty%7C}}%7C{{#invoke:Vorlage:Internetquelle%7CTitelFormat%7Ctitel={{#invoke:WLink%7CgetEscapedTitle%7C1=MIPS architecture overview}}}}|[{{#invoke:URLutil|getNormalized|1=http://tams.informatik.uni-hamburg.de/applets/hades/webdemos/mips.html}} {{#invoke:Vorlage:Internetquelle|TitelFormat|titel={{#invoke:WLink|getEscapedTitle|1=MIPS architecture overview}}}}]}}{{#if:| ({{{format}}}{{#if:{{#if: 2012-05-27 | {{#if:{{#invoke:TemplUtl|faculty|}}||1}}}} 

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Ab Februar 2013 wurde die MIPS-Architektur vom britischen Unternehmen Imagination Technologies weiterentwickelt und vermarktet. 2017 wurde die MIPS-Sparte, gemeinsam mit der PowerVR-Sparte, an das chinesische Investmentunternehmen Canyon Bridge Capital Partners verkauft<ref name="heiseonline_3221333">Vorlage:Heise online</ref> und gehörte danach Tallwood Venture Capital. Ab 2018 gehörte die MIPS-Architektur dem 2010 gegründeten auf KI spezialisierten Start-up-Unternehmen Wave Computing, das mit der Übernahme die Entwicklung von KI und Deep Learning durch die Kombination beider Technologien weiter voranbringen wollte.<ref name="heiseonline_4080057">Vorlage:Heise online</ref> Ende 2018 wurde dazu die MIPS Open Initiative ins Leben gerufen und angekündigt, die MIPS-Architektur Anfang 2019 unter eine Open-Source-Lizenz zu stellen.<ref name="heiseonline_4255114">Vorlage:Heise online</ref>

Aus einem Insolvenzverfahren im Jahr 2020 ging Wave Computing 2021 wieder unter dem Namen des vorher übernommenen Unternehmen MIPS hervor. Gleichzeitig stellte man die Entwicklung um auf die RISC-V-Architektur und trat der Non-Profit-Organisation RISC-V International bei. Inwieweit die eigenen MIPS-Architektur weiter unterstützt wird, ist nicht ganz klar.<ref>{{#if:|{{#iferror: {{#iferror:{{#invoke:Vorlage:FormatDate|Execute}}|}}| |}}}}{{#if:Jim Turley|Jim Turley: }}{{#if:|{{#if:Wait, What? MIPS Becomes RISC-V|[{{#invoke:Vorlage:Internetquelle|archivURL|1={{#invoke:URLutil|getNormalized|1={{{archiv-url}}}}}}} {{#invoke:Vorlage:Internetquelle|TitelFormat|titel=Wait, What? MIPS Becomes RISC-V}}]{{#if:| ({{{format}}})}}{{#if:Classic CPU Company Exits Bankruptcy, Throws in the Towel| Classic CPU Company Exits Bankruptcy, Throws in the Towel{{#invoke:Vorlage:Internetquelle|Endpunkt|titel=Classic CPU Company Exits Bankruptcy, Throws in the Towel}}}}}}|{{#if:https://www.eejournal.com/article/wait-what-mips-becomes-risc-v/%7C{{#if:{{#invoke:TemplUtl%7Cfaculty%7C}}%7C{{#invoke:Vorlage:Internetquelle%7CTitelFormat%7Ctitel={{#invoke:WLink%7CgetEscapedTitle%7C1=Wait, What? MIPS Becomes RISC-V}}}}|[{{#invoke:URLutil|getNormalized|1=https://www.eejournal.com/article/wait-what-mips-becomes-risc-v/}} {{#invoke:Vorlage:Internetquelle|TitelFormat|titel={{#invoke:WLink|getEscapedTitle|1=Wait, What? MIPS Becomes RISC-V}}}}]}}{{#if:| ({{{format}}}{{#if:Classic CPU Company Exits Bankruptcy, Throws in the TowelEE-Journal2021-03-08{{#if: 2024-10-27 | {{#if:{{#invoke:TemplUtl|faculty|}}||1}}}} 

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Verwendung

MIPS-Prozessoren wurden von Silicon Graphics in Unix-Workstations (z. B. SGI Indigo) und Unix-Servern (z. B. SGI Origin2000) eingesetzt. Früher boten auch andere Workstation-Hersteller wie z. B. die Digital Equipment Corporation (DEC) Maschinen mit MIPS-Prozessoren an, so z. B. die DECstation-Familie (2100, 3100, 5000) und die DECsystem unter dem Betriebssystem Ultrix. Siemens bzw. SNI bestückten ihre Server der RM-Serie mit MIPS-Prozessoren der R4000-, R5000- und R10000-Familie, Sun verwendete Prozessoren der R5000-Familie in mehreren Servermodellen der Cobalt Qube- und RaQ-Reihe. Es gab Versuche, MIPS-Prozessoren mit Hilfe der ECL-Technik zu beschleunigen. Man verwendete dazu den Typ R6000, letztlich eine ECL-Variante des R3000. Dieser Prozessortyp wurde in Computern des Typs CDC 4680 der Firma Control Data Corporation eingesetzt.

In den frühen 1990er Jahren begann MIPS Computer Systems Inc., ihre Mikroprozessordesigns an Dritte zu lizenzieren. Ab Mitte der 1990er Jahre gelangte die MIPS-Architektur so in die Videospielkonsolen Nintendo 64 (1996), PlayStation (1994), PlayStation 2 (2000) und PlayStation Portable (2004).

CPUs mit MIPS-Architektur werden bis heute häufig bei der Konstruktion von z. B. Netzwerkroutern, Kraftfahrzeug-Navigationssystemen, Digitalreceivern, Set-Top-Boxen und Digitalen Spiegelreflexkameras eingebettet. Der Einsatz der MIPS-basierten Prozessorkerne innerhalb dieser Geräteklassen erfolgt im Rahmen von Ein-Chip-Systemen (SoCs). Imagination Technologies bietet den Herstellern hierfür sowohl fertige IP-Cores als auch eine Architekturlizenz an.

Für die Entwicklung der MIPS-kompatiblen Loongson-CPU erwarb das Institute of Computing Technology (ICT) der Chinesischen Akademie der Wissenschaften im Jahr 2009 eine Architekturlizenz.<ref>Andreas Stiller: Prozessorgeflüster – Von MIPS und MIPS In: c’t – magazin für computertechnik, 9. Oktober 2010.</ref> Das Modell Loongson 3B bildet die Mikroprozessorbasis für den chinesischen Supercomputer Dawning 6000.

Funktion

Datei:KL Orion R4600.jpg
IDT Orion R4600.

Ein Befehl in diesen Prozessoren wird in mehreren Stufen in einer Pipeline abgearbeitet, so dass mehrere Befehle in unterschiedlichen Bearbeitungsschritten (etwa Befehl holen, Befehl dekodieren und Operanden holen, Befehl mit Operanden ausführen, Hauptspeicher lesen oder schreiben und das Ergebnis rückschreiben) gleichzeitig im Prozessor sein können. Falls ein nachfolgender Befehl auf das Ergebnis eines vorangehenden angewiesen ist, muss der nachfolgende Befehl eventuell angehalten werden, bis das Ergebnis zur Verfügung steht. Dies wird normalerweise durch Sperren (engl. „locks“, „stalls“) erreicht. Eine andere Möglichkeit der Verarbeitung solcher Datenhürden ist das sogenannte „Forwarding“, bei dem die für den folgenden Befehl benötigten Rechenergebnisse direkt nach Berechnung zum nächsten Befehl geleitet werden, statt den Wert im nächsten möglichen Zyklus aus einem Register zu holen.

Die MIPS-Architektur verzichtet auf solche Sperren und verlangt vom Assemblersprachenprogrammierer oder Compiler entsprechende Maßnahmen wie Umsortierung oder das Einfügen von Nulloperationen (NOP). Dadurch kann die Architektur einfach gehalten werden. Es hat sich aber gezeigt, dass der Maschinencode durch die einzufügenden NOP-Befehle derart aufgebläht wurde, dass die Trefferquote im später eingeführten Befehlscache reduziert wurde. Das führte wiederum zu Performance-Verlusten, die durch den ursprünglichen Verzicht auf Interlocking eigentlich vermieden werden sollten. Es wurden daher in den nachfolgenden MIPS-Versionen Maßnahmen implementiert, die einen Programmablauf ohne Berücksichtigung der Pipeline-Stufen ermöglichen. Die Abkürzung „MIPS“ hat seitdem ihre eigentliche Bedeutung verloren.

Ein weiterer Mechanismus, der zur Beschleunigung der MIPS-Architektur dient, ist das sogenannte Superpipelining. Im Gegensatz zu räumlich parallelen Architekturen (z. B. VLIW-Prozessoren) wird hier eine zeitliche Parallelität der Befehlsabarbeitung durch Unterteilung der Befehlspipeline in mehr Stufen erreicht. So entsteht eine feinere Unterteilung des Fließbandes. Die Stufen der Pipeline haben auf diese Weise eine kürzere Durchlaufzeit, und daher kann die Taktrate erhöht werden. Superpipelining wurde erstmals in den MIPS-R4000-Prozessoren implementiert.

MIPS-Prozessoren

MIPS-Mikroprozessor-Spezifikationen
Modell
  		Takt-
frequenz
(MHz) 		Jahr
  		Her-
stellungs-
prozess
(µm) 		Tran-
sistor-
anzahl
(Mio.) 		Die-
Größe
(mm²) 		IO-
Pins
  		max.
Verlust-
leistung
(W) 		Betriebs-
span-
nung
(V) 		Cache
(KiB)
D I S
R2000 008,3…16,7 1985 2,0 0,11 80 ? ? ? 32 64 —
R2000A 012,5…16,7 1988 ? ? ?
R3000 020…33 1,2 66,12 145 4 ? 64
R3000A 025…40 1989 ?
R4000 100 1991 1–0,8 1,35 213 179 15 5 08 08 1024
R4300 093,75 1996 ? ? ? ? ? ? 0? 0? ?
R4400 150…250 1992 0,6 2,3 186 179 15 5 16 16 1024
R4600 133 1994 0,64 2,2 77 4,6 0512
R5000 150…200 1996 0,35 3,7 84 223 10 3,3 32 32 1024
R7000 250…600 2000 0,13 ? ? 304 2–3 3,3(io)/
1,2(int)		 16 16 0256
R8000 075…90 1994 0,5 2,6 299 591 30 3,3 16 1M–8M
R10000 150…270 1995 0,35 6,8 599 32 32 512–16M
R12000 300…400 1998 0,18–0,25 6,9 204 600 20 2,3
R14000 500…600 2001 0,13 7,2 527 17 1,5
R16000 700 2002 0,11 ? ? ? 20
R16000A 800…1000}} 2004 ? ? ? ?

Emulatoren

MIPS-Emulatoren wie QEMU und SPIM sind Softwaretools, die das Verhalten und die Funktionalität eines MIPS-Prozessors oder -Systems nachahmen.<ref>QtSpim</ref>

Siehe auch

Literatur

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Weblinks

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Einzelnachweise

<references />

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